JP3064002B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3064002B2 JP3064002B2 JP2302763A JP30276390A JP3064002B2 JP 3064002 B2 JP3064002 B2 JP 3064002B2 JP 2302763 A JP2302763 A JP 2302763A JP 30276390 A JP30276390 A JP 30276390A JP 3064002 B2 JP3064002 B2 JP 3064002B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関するものであ
り、特にMISFETを有する半導体装置の製造方法に関する
ものである。
り、特にMISFETを有する半導体装置の製造方法に関する
ものである。
MISFETを備えた半導体装置は、高集積化によって、そ
のゲート絶縁膜が薄膜化し、チャネル長が短縮化するた
めに、ドレイン領域近傍に高電界が生じる。このためホ
ットエレクトロンの発生が著しくなり、基板に流れる電
流、所謂基板電流の増大を招いていた。その結果、MISF
ETのしきい値電圧に経時的な電気的な特性の劣化を生じ
ていた。
のゲート絶縁膜が薄膜化し、チャネル長が短縮化するた
めに、ドレイン領域近傍に高電界が生じる。このためホ
ットエレクトロンの発生が著しくなり、基板に流れる電
流、所謂基板電流の増大を招いていた。その結果、MISF
ETのしきい値電圧に経時的な電気的な特性の劣化を生じ
ていた。
そこで、不純物濃度の高い半導体領域と不純物濃度の
低い半導体領域とでタブルドレイン構造を形成し、MISF
ETのドレイン領域近傍における高電界を緩和する方法が
提案されている。ダブルドレイン構造を形成するには例
えば、リンをイオン注入して熱拡散させ、低濃度の不純
物領域を形成し、次にヒ素をイオン注入して高濃度の不
純物領域を形成するか、或いはリンとヒ素をほぼ同時に
イオン注入し、拡散係数の違いから不純物濃度の高い半
導体領域と不純物濃度の低い半導体領域とを形成してい
る。
低い半導体領域とでタブルドレイン構造を形成し、MISF
ETのドレイン領域近傍における高電界を緩和する方法が
提案されている。ダブルドレイン構造を形成するには例
えば、リンをイオン注入して熱拡散させ、低濃度の不純
物領域を形成し、次にヒ素をイオン注入して高濃度の不
純物領域を形成するか、或いはリンとヒ素をほぼ同時に
イオン注入し、拡散係数の違いから不純物濃度の高い半
導体領域と不純物濃度の低い半導体領域とを形成してい
る。
一方、MISFETを備えた半導体集積回路は静電気による
電気的破壊を生じやすいが、ダブルドレイン構造のMISF
ETを採用すると静電気破壊耐圧が低下するという問題点
が生じていた。
電気的破壊を生じやすいが、ダブルドレイン構造のMISF
ETを採用すると静電気破壊耐圧が低下するという問題点
が生じていた。
このような問題点を解決するために特開昭61−120459
号、特開昭61−177769号及び特開昭61−177769号の各公
報には半導体集積回路の周辺部、すなわち外部入出力端
子に接続されるMISFETとしてシングルドレイン構造のMI
SFETを配置し、中央部、すなわちそのような端子に直接
接続されないようなMISFETとしてダブルドレイン構造の
MISFETを配置し、静電気破壊の生じやすい周辺部に静電
気破壊耐圧の高いシングルドレインを設け、中央部に基
板電流を抑えるダブルドレインを用いることが示されて
いる。すなわち、第３図に示すように静電気の印加され
やすい周辺部にはシングルドレイン構造のMISFETを配置
し静電気破壊耐圧を劣化させないようにし、中央部は基
板電流の少ないダブルドレイン構造のMISFETを配置させ
るものである。
号、特開昭61−177769号及び特開昭61−177769号の各公
報には半導体集積回路の周辺部、すなわち外部入出力端
子に接続されるMISFETとしてシングルドレイン構造のMI
SFETを配置し、中央部、すなわちそのような端子に直接
接続されないようなMISFETとしてダブルドレイン構造の
MISFETを配置し、静電気破壊の生じやすい周辺部に静電
気破壊耐圧の高いシングルドレインを設け、中央部に基
板電流を抑えるダブルドレインを用いることが示されて
いる。すなわち、第３図に示すように静電気の印加され
やすい周辺部にはシングルドレイン構造のMISFETを配置
し静電気破壊耐圧を劣化させないようにし、中央部は基
板電流の少ないダブルドレイン構造のMISFETを配置させ
るものである。
周辺部のシングルドレイン構造のMISFETは静電気破壊
耐圧の低下を生じないものの、基板電流が大きいという
点は従来のシングルドレイン構造と同様である。さらに
周辺部の回路は一般に入出力回路を形成することが多
く、そこに流れる電流自体が大きい。このため、周辺部
のMISFETはスナップバック電圧の低下やMISFETのゲート
酸化膜の劣化を引き起こしやすかった。
耐圧の低下を生じないものの、基板電流が大きいという
点は従来のシングルドレイン構造と同様である。さらに
周辺部の回路は一般に入出力回路を形成することが多
く、そこに流れる電流自体が大きい。このため、周辺部
のMISFETはスナップバック電圧の低下やMISFETのゲート
酸化膜の劣化を引き起こしやすかった。
本発明者は上記の課題を解決するために、半導体装置
の中央部及び周辺部に共にダブルドレイン構造のMISFET
を用い、中央部には基板電流を抑えかつ基板電流の少な
い拡散深さの深いMISFETを用い、周辺部は静電気破壊耐
圧の低下の少なく、しかも基板電流をある程度抑えられ
るような拡散の薄いMISFETを用いることにより最適な電
気的な特性を得ることがわかった。
の中央部及び周辺部に共にダブルドレイン構造のMISFET
を用い、中央部には基板電流を抑えかつ基板電流の少な
い拡散深さの深いMISFETを用い、周辺部は静電気破壊耐
圧の低下の少なく、しかも基板電流をある程度抑えられ
るような拡散の薄いMISFETを用いることにより最適な電
気的な特性を得ることがわかった。
本発明は、以上の点に鑑み基板電流を減少させ、しか
も周辺部においても静電気破壊耐圧を低下させない半導
体装置を製造するにあたり、拡散深さの精度を向上さ
せ、電気的な特性のチューニングがしやすい製造方法を
提供することを課題とするものである。
も周辺部においても静電気破壊耐圧を低下させない半導
体装置を製造するにあたり、拡散深さの精度を向上さ
せ、電気的な特性のチューニングがしやすい製造方法を
提供することを課題とするものである。
本発明は、第１導電型の第１半導体領域の主面部に絶
縁膜を介して導電層を設け、該導電層の両側部の該第１
半導体領域の主面部に第２導電型の第２半導体領域を設
け、更に該第２半導体領域にそってそれよりも不純物濃
度が低い第２導電型の第３半導体領域を設けてなる第１
及び第２のMISFETを有し、前記第１のMISFETは半導体装
置の中央部に配置され、前記第２のMISFETは半導体装置
の周辺部に配置され、該第２のMISFETは該第３半導体領
域の厚さが前記第１のMISFETより薄い半導体装置の製造
方法であって、 前記第２のMISFET形成領域をマスクで覆い、前記第１
のMISFET形成領域の第１半導体領域の主面部に、第１の
不純物を導入する工程と、 前記第２のMISFET形成領域のマスクを除去した後に、
前記導入された第１の不純物を拡散する工程と、 前記第１のMISFET形成領域と前記第２のMISFET形成領
域の主面部に第１の不純物を導入する工程と、 前記導入された第１の不純物を拡散して前記第１のMI
SFET形成領域と前記第２のMISFET形成領域の第３半導体
領域を形成する工程と、 前記第１のMISFET形成領域と前記第２のMISFET形成領
域との主面部に、第２の不純物を導入する工程と、 前記導入された第２の不純物を拡散して第２半導体領
域を形成する工程とを備えたことを特徴とする半導体装
置の製造方法である。
縁膜を介して導電層を設け、該導電層の両側部の該第１
半導体領域の主面部に第２導電型の第２半導体領域を設
け、更に該第２半導体領域にそってそれよりも不純物濃
度が低い第２導電型の第３半導体領域を設けてなる第１
及び第２のMISFETを有し、前記第１のMISFETは半導体装
置の中央部に配置され、前記第２のMISFETは半導体装置
の周辺部に配置され、該第２のMISFETは該第３半導体領
域の厚さが前記第１のMISFETより薄い半導体装置の製造
方法であって、 前記第２のMISFET形成領域をマスクで覆い、前記第１
のMISFET形成領域の第１半導体領域の主面部に、第１の
不純物を導入する工程と、 前記第２のMISFET形成領域のマスクを除去した後に、
前記導入された第１の不純物を拡散する工程と、 前記第１のMISFET形成領域と前記第２のMISFET形成領
域の主面部に第１の不純物を導入する工程と、 前記導入された第１の不純物を拡散して前記第１のMI
SFET形成領域と前記第２のMISFET形成領域の第３半導体
領域を形成する工程と、 前記第１のMISFET形成領域と前記第２のMISFET形成領
域との主面部に、第２の不純物を導入する工程と、 前記導入された第２の不純物を拡散して第２半導体領
域を形成する工程とを備えたことを特徴とする半導体装
置の製造方法である。
本発明の半導体装置の製造方法によれば、第１の不純
物を導入する工程を２回に分けたために１回目の導入と
２回目の導入とで不純物濃度を調節して第１のMISFETと
第２のMISFETとで厚さの異なる第３半導体領域を精度良
く形成することができる。
物を導入する工程を２回に分けたために１回目の導入と
２回目の導入とで不純物濃度を調節して第１のMISFETと
第２のMISFETとで厚さの異なる第３半導体領域を精度良
く形成することができる。
従って、第１のMISFETは基板電流を充分減少すること
ができると共に、第２のMISFETは静電気破壊耐圧をあま
り低下させることなく、基板電流を減少させることがで
きる。第２のMISFETは静電気破壊が生じやすい半導体装
置の周辺部に配置して、外部入出力端子と電気的に接続
され、第１のMISFETは基板電流を減少できるため中央部
に配置するようにする。従って、基板電流の減少と、外
部入出力端子へ接続される周辺部における静電気破壊耐
圧とのバランスが良い半導体装置を提供することができ
る。
ができると共に、第２のMISFETは静電気破壊耐圧をあま
り低下させることなく、基板電流を減少させることがで
きる。第２のMISFETは静電気破壊が生じやすい半導体装
置の周辺部に配置して、外部入出力端子と電気的に接続
され、第１のMISFETは基板電流を減少できるため中央部
に配置するようにする。従って、基板電流の減少と、外
部入出力端子へ接続される周辺部における静電気破壊耐
圧とのバランスが良い半導体装置を提供することができ
る。
〔実施例〕 以下、本発明を実施例に基づいて詳細に説明する。
第１図は本発明によって製造される半導体装置の実施
例を模式的に示す図である。以下各図において同じ構成
を示すものには同じ数字を付与し繰り返しの説明は省略
する。
例を模式的に示す図である。以下各図において同じ構成
を示すものには同じ数字を付与し繰り返しの説明は省略
する。
第１図において１は半導体装置の中央部に配置される
第１のMISFETであり、外部入出力端子に接続されないも
のである。２は半導体装置の外部入出力端子に接続され
る周辺部に配置される第２のMISFETである。
第１のMISFETであり、外部入出力端子に接続されないも
のである。２は半導体装置の外部入出力端子に接続され
る周辺部に配置される第２のMISFETである。
30は半導体基板、36は第１半導体領域、33はフィール
ド絶縁膜、32は絶縁膜、31は導電層、39は第２半導体領
域、35及び37は第３半導体領域、41は層間絶縁膜、42は
配線用アルミ（Al）膜である。
ド絶縁膜、32は絶縁膜、31は導電層、39は第２半導体領
域、35及び37は第３半導体領域、41は層間絶縁膜、42は
配線用アルミ（Al）膜である。
半導体基板30は例えば、Ｎ型のシリコン基板で４〜12
Ωcmのものが使用できる。半導体基板30の主面部に第１
半導体領域36が形成される。第１半導体領域36はＰ型の
半導体領域であり、所謂Ｐ−wellと呼ばれているもので
あり、周知の方法でボロン等の不純物を導入拡散して形
成される。Ｐ型の半導体基板を用いた場合は、well構造
とする必要はなく、半導体基板30が第１半導体領域とな
る。
Ωcmのものが使用できる。半導体基板30の主面部に第１
半導体領域36が形成される。第１半導体領域36はＰ型の
半導体領域であり、所謂Ｐ−wellと呼ばれているもので
あり、周知の方法でボロン等の不純物を導入拡散して形
成される。Ｐ型の半導体基板を用いた場合は、well構造
とする必要はなく、半導体基板30が第１半導体領域とな
る。
第１半導体領域36の主面部や境界にはMISFETを電気的
に分離するためのフィールド絶縁膜がLOCOS法等の周知
の技術により形成されている。また、第１半導体領域36
の主面部のMISFETを形成する領域には第１半導体領域36
を熱酸化して形成される絶縁膜32が設けられ、MISFETの
ゲート絶縁膜として用いられる。さらに絶縁膜32を介し
て導電層31が設けられており、導電層31は多結晶シリコ
ン層を形成し、次いでリンをドープした後、周知のエッ
チング技術により形成されるものであり、MISFETのゲー
トとして用いられる。
に分離するためのフィールド絶縁膜がLOCOS法等の周知
の技術により形成されている。また、第１半導体領域36
の主面部のMISFETを形成する領域には第１半導体領域36
を熱酸化して形成される絶縁膜32が設けられ、MISFETの
ゲート絶縁膜として用いられる。さらに絶縁膜32を介し
て導電層31が設けられており、導電層31は多結晶シリコ
ン層を形成し、次いでリンをドープした後、周知のエッ
チング技術により形成されるものであり、MISFETのゲー
トとして用いられる。
第２半導体領域39は例えばヒ素をイオン注入して形成
され、不純物濃度の高いＮ型の領域であり、所謂N+領域
である。また、第２半導体領域39はMISFETのドレイン・
ソース領域であって、拡散深さは本実施例ではおよそ0.
3μｍである。
され、不純物濃度の高いＮ型の領域であり、所謂N+領域
である。また、第２半導体領域39はMISFETのドレイン・
ソース領域であって、拡散深さは本実施例ではおよそ0.
3μｍである。
第３半導体領域35及び37は第２半導体領域39にそって
設けられ、第２半導体領域39より不純物濃度の低いＮ型
の領域であり、所謂N-領域である。第３半導体領域35及
び37は例えばリンが導入拡散され形成される。第３半導
体領域35及び37は共に同じ不純物が導入されたものであ
るので単一の半導体領域とみることができる。
設けられ、第２半導体領域39より不純物濃度の低いＮ型
の領域であり、所謂N-領域である。第３半導体領域35及
び37は例えばリンが導入拡散され形成される。第３半導
体領域35及び37は共に同じ不純物が導入されたものであ
るので単一の半導体領域とみることができる。
MISFET1及び２の上部には全面にわたって層間絶縁膜4
1が例えば、CVDでSiO2が形成され、MISFETの接続のため
に配線用アルミ（Al）膜42が設けられている。
1が例えば、CVDでSiO2が形成され、MISFETの接続のため
に配線用アルミ（Al）膜42が設けられている。
MISFET1とMISFET2は共に第２半導体領域39と第３半導
体領域を有するが、MISFET1に比べMISFET2の第３半導体
領域の厚さが薄くなっている。
体領域を有するが、MISFET1に比べMISFET2の第３半導体
領域の厚さが薄くなっている。
第２図に上記のような構造を有するMISFETを有する半
導体装置の製造方法を示す。
導体装置の製造方法を示す。
周知の方法で半導体基板30に第１半導体領域36を形成
し、フィールド酸化膜33を形成する。次に絶縁膜32を形
成したのち、例えば多結晶シリコン膜をCVDで形成し、
リンをドープして導電層31を形成する。
し、フィールド酸化膜33を形成する。次に絶縁膜32を形
成したのち、例えば多結晶シリコン膜をCVDで形成し、
リンをドープして導電層31を形成する。
まず、第２図Ａに示すように半導体装置の周辺部の静
電気破壊耐圧が低下しないMISFET2の形成領域をマスク4
0で覆い、第３半導体領域35を形成する不純物、例えば
リンを100keVのエネルギーで8.0×1013cm-2の量をイオ
ン注入する。
電気破壊耐圧が低下しないMISFET2の形成領域をマスク4
0で覆い、第３半導体領域35を形成する不純物、例えば
リンを100keVのエネルギーで8.0×1013cm-2の量をイオ
ン注入する。
次にマスク40を除去したのち、1000℃の炉中でイオン
注入されたリンを30分間拡散させ、第２図Ｂに示すよう
に第３半導体領域35を形成する。
注入されたリンを30分間拡散させ、第２図Ｂに示すよう
に第３半導体領域35を形成する。
次に第２図Ｃに示すようにリンを100keVのエネルギー
で7.0×1013cm-2のイオン注入をする。このときNch−MI
SFETを形成する領域すべてにイオン注入すればよく、従
来のようにPch−MISFETの領域にマスクすればよいた
め、余分な工程を加える必要はない。この結果、第１の
MISFETには合計1.5×1014cm-2のリンがイオン注入さ
れ、第２のMISFETには7.0×1013cm-2、のイオン注入が
行なわれる。
で7.0×1013cm-2のイオン注入をする。このときNch−MI
SFETを形成する領域すべてにイオン注入すればよく、従
来のようにPch−MISFETの領域にマスクすればよいた
め、余分な工程を加える必要はない。この結果、第１の
MISFETには合計1.5×1014cm-2のリンがイオン注入さ
れ、第２のMISFETには7.0×1013cm-2、のイオン注入が
行なわれる。
次に1000℃の炉中でイオン注入されたリンを30分間拡
散させ、イオン注入されたリンは合計60分間拡散され第
２図Ｄに示すように第３半導体領域35及び37を形成す
る。
散させ、イオン注入されたリンは合計60分間拡散され第
２図Ｄに示すように第３半導体領域35及び37を形成す
る。
続いて第２半導体領域39を形成する不純物、例えばヒ
素を75keVのエネルギーで５×1015cm-2の量をイオン注
入する。
素を75keVのエネルギーで５×1015cm-2の量をイオン注
入する。
更にイオン注入されたヒ素を1000℃の炉中で50分間熱
拡散させて、第２図Ｆに示すようにヒ素による第２半導
体領域39が形成される。このとき第２半導体領域39は第
１のMISFET1及び第２のMISFET2共に拡散深さはおよそ0.
3μｍである。
拡散させて、第２図Ｆに示すようにヒ素による第２半導
体領域39が形成される。このとき第２半導体領域39は第
１のMISFET1及び第２のMISFET2共に拡散深さはおよそ0.
3μｍである。
さらに層間絶縁膜41、配線用アルミ膜42等が設けら
れ、第１図の半導体装置が形成される。
れ、第１図の半導体装置が形成される。
〔実施例２〕 本発明の実施例２は第１のMISFET1の第３半導体領域3
5を形成させるための１回目のイオン注入の量及び拡散
の時間と、第１のMISFET1及び第２のMISFET2の第３半導
体領域35及び37を形成するための２回目のイオン注入の
量及び拡散の時間が異なるだけで他は実施例１と同じで
ある。
5を形成させるための１回目のイオン注入の量及び拡散
の時間と、第１のMISFET1及び第２のMISFET2の第３半導
体領域35及び37を形成するための２回目のイオン注入の
量及び拡散の時間が異なるだけで他は実施例１と同じで
ある。
実施例２においては第１のMISFETの第３半導体領域35
を形成させるための１回目のイオン注入はリンを100keV
のエネルギーで1.2×1014cm-2の量行う。次に1000℃の
炉中でイオン注入されたリンを45分間拡散させ、第２図
Ｂに示すように第３半導体領域35を形成する。
を形成させるための１回目のイオン注入はリンを100keV
のエネルギーで1.2×1014cm-2の量行う。次に1000℃の
炉中でイオン注入されたリンを45分間拡散させ、第２図
Ｂに示すように第３半導体領域35を形成する。
次に第１のMISFET1と第２のMISFET2の形成領域にイオ
ン注入する２回目のイオン注入を100keVのエネルギーで
3.0×1013cm-2の量行う。続いて1000℃の炉中でイオン
注入されたリンを15分間拡散させ、第２図Ｂに示すよう
に第３半導体領域35及び37を形成する。
ン注入する２回目のイオン注入を100keVのエネルギーで
3.0×1013cm-2の量行う。続いて1000℃の炉中でイオン
注入されたリンを15分間拡散させ、第２図Ｂに示すよう
に第３半導体領域35及び37を形成する。
リンは合計1.5×1014cm-2の量がイオン注入され、合
計60分間拡散される。すなわち、実施例１と実施例２で
は第１のMISFETには合計が同じ量のイオンと拡散時間が
加えられ、１回目のイオン注入と２回目のイオン注入と
の比を変えたことになる。表１に実施例１と実施例２の
イオン注入量と拡散時間をまとめて示す。
計60分間拡散される。すなわち、実施例１と実施例２で
は第１のMISFETには合計が同じ量のイオンと拡散時間が
加えられ、１回目のイオン注入と２回目のイオン注入と
の比を変えたことになる。表１に実施例１と実施例２の
イオン注入量と拡散時間をまとめて示す。
このような方法で形成された半導体装置について、静
電気破壊耐圧強度と基板電流を示す表を表１に示す。表
２は外部出力端子に電圧をかけたときの素子が破壊され
る割合と、ゲートに3.0Vの電圧をかけてドレインに7.0V
の電圧をかけたときの基板電流を示すものである。
電気破壊耐圧強度と基板電流を示す表を表１に示す。表
２は外部出力端子に電圧をかけたときの素子が破壊され
る割合と、ゲートに3.0Vの電圧をかけてドレインに7.0V
の電圧をかけたときの基板電流を示すものである。
まず、従来用いられているダブルドレイン構造のMISF
ET（本実施例のMISFET1）では基板電流が3.6μＡに抑え
られているが、200Vで静電気破壊が生ずるものが現れ、
400V以上ではすべて劣化してしまう。一方、シングルド
レイン構造のMISFETは静電気破壊が生じないものの基板
電流はダブルドレインのそれよりかなり大きく、41.1μ
Ａである。
ET（本実施例のMISFET1）では基板電流が3.6μＡに抑え
られているが、200Vで静電気破壊が生ずるものが現れ、
400V以上ではすべて劣化してしまう。一方、シングルド
レイン構造のMISFETは静電気破壊が生じないものの基板
電流はダブルドレインのそれよりかなり大きく、41.1μ
Ａである。
本発明の製造方法で製造された第３半導体領域の薄い
ダブルドレイン構造のMISFETは、例えば実施例１は250V
で静電気破壊を生ずるものが現れ、550V以上ですべて劣
化する。基板電流は3.8μＡである。また、実施例２で
は600Vまでは静電気破壊を生じず、基板電流は5.4μＡ
である。このように、基板電流はシングルドレインのそ
れよりもかなり小さく、静電気破壊の耐圧も従来のダブ
ルドレイン構造に比べ向上している。
ダブルドレイン構造のMISFETは、例えば実施例１は250V
で静電気破壊を生ずるものが現れ、550V以上ですべて劣
化する。基板電流は3.8μＡである。また、実施例２で
は600Vまでは静電気破壊を生じず、基板電流は5.4μＡ
である。このように、基板電流はシングルドレインのそ
れよりもかなり小さく、静電気破壊の耐圧も従来のダブ
ルドレイン構造に比べ向上している。
本発明においては周辺は拡散深さの薄いダブルドレイ
ン構造のMISFETを用い、中央部は従来の拡散深さの大き
いMISFETを用いたため、前者は必要な静電気耐圧を有
し、且つ基板電流を抑えることが出来るようなダブルド
レイン構造であり、後者は基板電流を充分抑えることが
出来るようなダブルドレイン構造となる。
ン構造のMISFETを用い、中央部は従来の拡散深さの大き
いMISFETを用いたため、前者は必要な静電気耐圧を有
し、且つ基板電流を抑えることが出来るようなダブルド
レイン構造であり、後者は基板電流を充分抑えることが
出来るようなダブルドレイン構造となる。
実施例１では１回目と２回目とでイオン注入量を約1:
1にし、実施例２では4:1にしたが、基板電流と静電気破
壊耐圧のバランスを考慮して、それらが最適になるよう
に不純物導入量と拡散時間を設定することが望ましい。
代表的な値としては例えば、1:1〜8:1の間になるように
し、周辺部のMISFETの不純物濃度の低い領域の厚さは、
中央部のそれに比べおよそ0.1〜0.8倍の間となるよう
に、不純物導入量と拡散時間を設定すればよい。
1にし、実施例２では4:1にしたが、基板電流と静電気破
壊耐圧のバランスを考慮して、それらが最適になるよう
に不純物導入量と拡散時間を設定することが望ましい。
代表的な値としては例えば、1:1〜8:1の間になるように
し、周辺部のMISFETの不純物濃度の低い領域の厚さは、
中央部のそれに比べおよそ0.1〜0.8倍の間となるよう
に、不純物導入量と拡散時間を設定すればよい。
本発明の製造方法によれば、周辺は第３半導体領域の
薄いダブルドレイン構造のMISFETを用い、中央部は従来
のように第３半導体領域の厚いMISFETを用いたため、前
者は必要な静電気耐圧の強度を有し、且つ基板電流を抑
えることが出来るようなダブルドレイン構造であり、後
者は基板電流を充分抑えることが出来るようなダブルド
レイン構造となる。また、上記のような構造の半導体装
置も工程をほとんど増やさず形成することができる。
薄いダブルドレイン構造のMISFETを用い、中央部は従来
のように第３半導体領域の厚いMISFETを用いたため、前
者は必要な静電気耐圧の強度を有し、且つ基板電流を抑
えることが出来るようなダブルドレイン構造であり、後
者は基板電流を充分抑えることが出来るようなダブルド
レイン構造となる。また、上記のような構造の半導体装
置も工程をほとんど増やさず形成することができる。
第１図は本発明によって製造される半導体装置の実施例
を示す図、第２図は本発明の半導体装置の製造法の実施
例を示す図、第３図は従来の半導体装置を示す図であ
る。 30……半導体基板 31……導電層 32……絶縁膜 33……フィールド絶縁膜 36……半導体領域 35、37……第３半導体領域 39……第２半導体領域 40……マスク
を示す図、第２図は本発明の半導体装置の製造法の実施
例を示す図、第３図は従来の半導体装置を示す図であ
る。 30……半導体基板 31……導電層 32……絶縁膜 33……フィールド絶縁膜 36……半導体領域 35、37……第３半導体領域 39……第２半導体領域 40……マスク
Claims (1)
- 【請求項１】第１導電型の第１半導体領域の主面部に絶
縁膜を介して導電層を設け、該導電層の両側部の該第１
半導体領域の主面部に第２導電型の第２半導体領域を設
け、更に該第２半導体領域にそってそれよりも不純物濃
度が低い第２導電型の第３半導体領域を設けてなる第１
及び第２のMISFETを有し、前記第１のMISFETは半導体装
置の中央部に配置され、前記第２のMISFETは半導体装置
の周辺部に配置され、該第２のMISFETは該第３半導体領
域の厚さが前記第１のMISFETより薄い半導体装置の製造
方法であって、 前記第２のMISFET形成領域をマスクで覆い、前記第１の
MISFET形成領域の第１半導体領域の主面部に、第１の不
純物を導入する工程と、 前記第２のMISFET形成領域のマスクを除去した後に、前
記導入された第１の不純物を拡散する工程と、 前記第１のMISFET形成領域と前記第２のMISFET形成領域
の主面部に第１の不純物を導入する工程と、 前記導入された第１の不純物を拡散して前記第１のMISF
ET形成領域と前記第２のMISFET形成領域の第３半導体領
域を形成する工程と、 前記第１のMISFET形成領域と前記第２のMISFET形成領域
との主面部に、第２の不純物を導入する工程と、 前記導入された第２の不純物を拡散して第２半導体領域
を形成する工程とを備えたことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2302763A JP3064002B2 (ja) | 1990-11-09 | 1990-11-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2302763A JP3064002B2 (ja) | 1990-11-09 | 1990-11-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04179161A JPH04179161A (ja) | 1992-06-25 |
| JP3064002B2 true JP3064002B2 (ja) | 2000-07-12 |
Family
ID=17912853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2302763A Expired - Lifetime JP3064002B2 (ja) | 1990-11-09 | 1990-11-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3064002B2 (ja) |
-
1990
- 1990-11-09 JP JP2302763A patent/JP3064002B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04179161A (ja) | 1992-06-25 |
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