JPH022651A - 集積回路の製造方法 - Google Patents

集積回路の製造方法

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JPH022651A
JPH022651A JP63323222A JP32322288A JPH022651A JP H022651 A JPH022651 A JP H022651A JP 63323222 A JP63323222 A JP 63323222A JP 32322288 A JP32322288 A JP 32322288A JP H022651 A JPH022651 A JP H022651A
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JP
Japan
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region
layer
forming
substrate
plate layer
Prior art date
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JP63323222A
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English (en)
Inventor
Robert W Manning
ロバート・ダブリュ・マニング
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RTX Corp
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United Technologies Corp
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Publication date
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    • H01L21/76—Making of isolation regions between components
    • H01L21/765—Making of isolation regions between components by field effect
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/906—Dram with capacitor electrodes used for accessing, e.g. bit line is capacitor plate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、シリコン集積回路、特にラジエーションハー
ドニングを有する集積回路の製造に係る。
従来の技術 従来技術に於ては、トランジスタの間のフィールド領域
は従来より加湿プロセスにより成長された酸化物（二酸
化ケイ素）の厚い層により覆われている。ＭＯＳプロセ
スやＣＭＯＳプロセスに於てはトランジスタの間の領域
にフィールドインブラントを使用することか知られてい
る。フィールドインブラントの機能の一つは、互いに隣
接する動作領域の間に形成されることがある寄生導電チ
ャンネルの形成を抑制することである。また他の一つの
機能は、導電体よりの電場に曝される寄生チャンネルや
ポリシリコン又は酸化物の一部に゛重荷が蓄積する寄生
チャンネル領域より形成されることがある寄生トランジ
スタの形成を抑制することである。
発明の開示 本発明は、互いに隣接する動作領域の間のフィールド領
域に於ける薄い高品質の酸化物上に疑似ゲートを配置し
、その疑似ゲートをバイアスして寄生トランジスタの形
成を抑制することにより寄生トランジスタの形成を抑制
する改浮されたラジエーションハードニングを有する集
積回路を製造するシリコンプロセスに関するものである
。
本発明の一つの特徴は、フィールド酸化物は厚い層では
なくゲート酸化物と同様の薄い層であるということであ
る。
本発明の他の一つの特徴は、フィールドインブラントが
ないということである。
以下に添付の図を参照しつつ、本発明を実施例について
詳細に説明する。
発明を実施するための最良の形態 第１図にシリコン集積回路の一部が断面図として示され
ている。領域１０は回路部品が形成されるべき基板（又
は従来の要領にて基板上に成長されたエピタキシャル層
）である。図示の実施例に於ては、領域１０はＮドープ
されている。領域５０は相補型Ｎチャンネルトランジス
タを形成すべくＰドープされたＰウェルである。領域１
００は本発明のプロセスの随意の工程を示しており、こ
の工程に於ては最終的に完成した回路に於てフィールド
領域となる領域がチャンネル停止インブラントにてドー
プされる。フィールドインブラントは寄生トランジスタ
のスレショルドに影響する。
Ｐウェル５０に於ては、ドーピング剤はホウ素である。
Ｎドープされた基板に於ては、ドーピング剤はリン又は
ヒ素である。これよりフィールドインブラントプロセス
を本発明の一つの実施例について詳細に説明する。
フィールド領域の間に後に動作領域となる領域である符
号２００にて示された他の領域が存在しており、この後
に動作領域となる領域にはトランジスタ又はダイオード
やコンデンサの如き他の回路部品が形成される。二つの
かかるトランジスタが図示されており、それぞれソース
３０２及び３１２、ドレイン３０４及び３１４、ポリシ
リコンゲート電極３０６及び３１６を存している。
本発明が解決せんとする問題は、例えば領域１００の上
方に該領域１００を通る導電チャンネルを形成するに十
分な電圧が存在する場合に互いに隣接するトランジスタ
のドレイン３１４とソース３０２との間に形成されるこ
とがある寄生トランジスタの問題である。領域１００の
上方に迷走電荷が補足されると（イオン注入放射線がチ
ップを通過することにより生じる）、その電荷も寄生ト
ランジスタを形成することがある。
本発明によれば、高品質（ゲート酸化物と同一の種類の
ものであることを意味する）の薄い酸化物上にて適当な
バイアス電圧に維持された導電プレートの組合せが寄生
トランジスタの形成を抑制し、特に回路をイオン注入放
射線に露呈されることによる寄生トランジスタの形成か
生じにくいものにする。寄生トランジスタの形成を防止
するために本発明に於て使用される構造は通常トランジ
スタを形成するために使用されるゲート酸化物を有効−
に使用することを含んでいることは興味深いことである
。Ｐウェルに於ては、放射線に対する露呈量が増大する
につれてＮチャンネル寄生トランジスタのスレショルド
が減少し、従って導電プレートは放射線に対する抵抗を
増大させるべく低い電圧又は負の電圧に維持される。こ
れと逆のことがＮウェルにもいえる。
第１図に示された工程までの基板及びウェルの準備は当
業者によく知られており、従来の多数の方法により行わ
れてよい。ウェル５０は本発明のこの実施例に於てはＬ
ＯＧＯＳプロセスにより形成される。
本発明に於ける第一の工程として、第２図に於て符号４
１０により示された高品質の酸化物の薄い層が好ましく
は乾燥プロセスにより基板上に成長せしめられる。この
酸化物の厚さは１０〜１１００ｎであってよく、５０ｎ
ｍであることが好ましい。次いでポリシリコンの薄い層
４２０が酸化物層４１０上に形成される。層４２０の厚
さは５０〜２００ｎｍであってよく、１５０ｎｍである
ことが好ましい。このポリシリコンは例えばリンにてで
きるたけ強くドープされる。ドーピングの濃度及びドー
ピングプロセスは従来のものであってよい。
次いで動作領域２００がフォトレジストにて郭定され、
動作領域上の層４２０及び４１０が除去される。層４２
０の除去工程に於ては、層４２０の残存する部分の幅が
層４１０の残存する部分の幅よりも小さくなるよう、等
方性エツチングが採用されることが好ましい。その理由
は、酸化物を成長させる後の工程に於て層４２０の幅が
増大されるからである。最初に層４２０の幅が低減され
ると、最終的なエツジはオーバハング部（即ち円曲角度
）を有しない。
第３図には、酸化物層４３０が動作領域上に成長せしめ
られた状態にて第１図及び第２図に示された領域と同一
の領域が断面図として図示されている。酸化物の偏差的
な成長により動作領域上に於けるよりも厚い単結晶の酸
化物層４３０がポリシリコンプレート４２０上に形成さ
れる。下層の基板領域がプレート４２０により接続され
る電気的フィールドの位置より絶縁されるよう、プレー
ト４２０上の酸化物の厚さを該プレート上に延在する導
電体より十分な絶縁を達成するに十分な厚さにすべく、
酸化物層４３０の成長に先立って好ましくは乾燥プロセ
スにより犠牲的な酸化物を成長させることが望ましい。
またこの酸化物層４３０は動作領域に配置されるトラン
ジスタのためのゲート酸化物となり、従って従来のゲー
ト酸化物の品質を有していなければならない。フィール
ド領域１００上の層構造は、乾燥プロセスにより基板上
に成長された高品質（ゲート型）の酸化物の層、ドープ
された多結晶シリコンの薄い層、多結晶シリコンの層中
に成長せしめられたゲート酸化物の他の一つの層である
。
トランジスタ３００が図示されており、このトランジス
タは例えば１１００ｎ程度の適正な従来のゲート酸化物
厚さを有する薄い酸化物層４３０上のゲート３０６と、
従来のトランジスタ形成プロセスにより領域２００に形
成されたソース３０２及びドレイン３０４とを有してい
る。動作領域２００は当技術分野に於て従来より行われ
ている如く、所望のトランジスタスレショルドを生ずる
ようスレショルドインブラントにてインブラントされて
いる。
ゲート酸化物が形成された後、回路の残りの部分が従来
の方法に従って形成される。この方法はＮＭＯ３，ＰＭ
Ｏ５，ＣＭＯ３，基板及びウェルド−ピング（シングル
タブ又はツインタブ）の種々の組合せ、種々のドーピン
グ物質を使用することに適用されてよいことが理解され
よう。後の工程に於ては、第４図に示されている如くプ
レート４２０まで延在する孔か形成され、これらのプレ
ートはこれらのプレートに所望のバイアスを生ずるよう
所定の値の電圧ソースに金属又はポリシリコン接続層に
より接続される。図に於て、酸化物層４４０が絶縁の［
１的で絶縁酸化物層４３０上に形成されており、プレー
ト４２０が金属層４５０と接触し得るよう孔３１０か形
成されている。また第二の酸化物層４６０が金属層４５
０上に形成されており、また第二の金属層４７０が酸化
物層４６０上に形成されており、この金属層はゲート３
０６と接触するよう孔３０８を経て下方へ延在している
。
第４図の右半分に於て、対応するトランジスタ３２５は
ポリシリコン導電体３２８と接触するゲート３２６を有
しており、導電体３２８は図面の紙面に垂直に延在して
いる。導電体３２８は層４３０上に載置された状態でフ
ィールド領域上に延在するポリシリコン層の一部である
。種々の接続部を形成するために回路の種々の高さ位置
に種々の材料が使用される本発明の他の実施例の実施に
際し当業者が困難を感じることはない。
Ｐウェル５０に於ては、トランジスタはＮチャンネルで
あり、従ってトランジスタのスレショルドは放射線の露
呈量が増大するにつれて減少する。
従ってＰウェル５０の領域に於けるプレート４２０は低
電圧に接続されなければならない。二つの電圧しか得ら
れない場合には接地が採用されてよい。或いはプレート
４２０を負の電圧のソースに接続するためにチップ上の
チャージポンプ又は独立の電圧ピンが使用されてもよい
。本願に於て、「潜在的なソース端子」なる用語は「レ
ール」又は電源に接続された導線への接続部及びチップ
上のチャージポンプや他のソースへの接続部を怠味する
ために使用されている。
Ｎドープされたエピタキシャル層中のフィールド領域は
Ｐチャンネルトランジスタを釘しており、該トランジス
タのスレショルドは放射線の露呈量の関数として増大し
、該フィールド領域に於けるプレート４２０は相対的に
正の電圧のソースに接続される。
本発明の一つの資料な特徴は、プレート４２０と酸化物
４１０とその下層の基板領域１００との組合せによって
コンデンサが形成されるということである。このコンデ
ンサ層は所定のパターンにて形成され、適正な容量を有
し回路に於て使用されるコンデンサを形成すべく所定の
大きさに切断されてよい。更に第二の酸化物層４２２及
びその上の第二のポリシリコン層４２５又は金属層４２
５がボトムプレートとしてのプレート４２０と共に第二
のコンデンサを形成するために使用されてよい。このコ
ンデンサも回路の部品として使用されてよい。
第５図乃至第８図には第一の実施例よりもプラナリテイ
の程度の高い本発明の他の一つの実施例が図示されてい
る。この実施例に於ては、本発明の同様の特徴をなす部
分が第１図乃至第４図に於て付された符号と同一の符号
が付されている。
Ｐウェル５０、フィールド領域１００、及び動作領域２
００を有する基板１０が実施例１の場合と同様に準備さ
れる。フィールド領域１００はフォトレジスト１１５に
て所定のパターンに形成され、次いでそのシリコンに２
００〜７００ｎｍ。
好ましくは４００ｎｍの溝がエツチングにより形成され
る。図に於てこれらの溝は符号１１０より示されている
。第一の実施例に於ける領域１００に対応する部分を形
成すべく、フォトレジスト１１５か存在する状態で随意
のリンのフィールドインブラントがウェハを（黄切って
インブラントされてよい。このインブラントは第５図の
右半分に於けるＮドープされた層のフィールド領域に於
ける寄生トランジスタのスレショルドを制御するための
ものである。Ｐウェル５０は必要ならば塞がれてよい。
領域１０に於けるＮウェルのスレショルドを設定するに
必要な吸収線量は領域５０に於けるＰウェルのスレショ
ルドを設定するに必要な吸収線量よりも小さく、従って
Ｐウェルにかかる好ましからざるドーピングインブラン
トが存在することは許容される。
次いで第二のレジスト層１１７が層１１５上に配置され
、Ｐウェルマスクにて所定のパターンが与えられる。先
のリンを補償するに十分な量の随意のホウ素フィールド
インブラントがレジスト層１１７によっては覆われてい
ないＰウェルフィールド領域に於て行なわれる。これら
二種類のインブラントは上述の第一の実施例に於ける領
域１００を形成するために使用されるインブラントであ
る。
次いでレジスト層１１５及び１１７が除去され、第６図
に示されている如く、高品質の酸化物の層４１０がそれ
が溝１１０内に入り込んでその側面を覆うようウェハの
全面に成長せしめられる。この酸化物層４１０は第一の
実施例に於て随意の犠牲的な酸化物層形成工程に於て形
成された酸化物層と同一である。
次いでポリシリコン層４２３もウェハ上に形成される。
第６図に示されている如く、このポリシリコン層は第一
の実施例に於けるポリシリコン層に比して厚く、その厚
さは１〜１．５μである。
ポリシリコン層４２３は、動作領域上に於ける厚さとフ
ィールド領域上に於ける厚さとの間に実質的に差がない
よう、十分な厚さにて形成されることが好ましい。次い
でポリシリコン層４２３に対しブランケットエツチング
が行なわれる。酸化物を攻撃しない従来の多数のエツチ
ング剤のうちの何れかであってよいエツチング剤は、エ
ツチングプロセスがそれが酸化物層４１０に到達した段
階で停止するよう選定される。かかるエツチング工程の
結果が第７図に示されており、層４１０と同一の高さを
有し、動作領域上に位置する酸化物層４１０と、後にフ
ィールド領域となる領域上に位置し酸化物中に埋設され
たポリシリコンプレート４２３とよりなる非常に平坦な
層が存在している。
この工程の他の一つの実施例はフォトレジスト上にてス
ピンし、ポリシリコンに対する攻撃速度と実質的に同一
の攻撃速度にてレジストを攻撃するエツチング剤を使用
することである。このエツチング剤も酸化物層４１０を
攻撃してはならない。
この実施例によれば、酸化物層４１０は薄いものであっ
てよい。何故ならば、レジストが溝１１０上の窪みを満
たして開始面を平坦にするからである。
次いで第８図に示されている如く、動作領域上の酸化物
層４１０の厚さが低減され、後にフィールド６ｎ域とな
る領域に於けるプレート４２３上に好ましくは乾燥酸化
法により新たな酸化物層４３２が成長せしめられる。第
一の実施例の場合と同様、酸化物層４３２の厚さをその
領域の上方に延在する導電体よりの絶縁を達成するに十
分な厚さとするためには犠牲的な酸化が必要である。
次いで第一の実施例の場合と同様従来のプロセスにより
トランジスタ、ダイオード、及び他の回路部品が形成さ
れる。
この実施例のプロセスの利点は、溝を使用することによ
りウェハの表面下に埋設されたプレート４２３が形成さ
れ、従って第一の実施例の場合に比してウェハの表面が
より一層平坦になるということである。
また他の一つの利点は、この実施例に於けるインブラン
トされた領域の垂直変位によりトランジスタに対するフ
ィールドインブラントによる好ましからざる影響が低減
されるということである。
回路が完成されると、両方の実施例に於ける）イールド
プレート４２０及び４２３が適当な電圧に接続される。
接続されてよい電圧の一つはレール電圧のうちの一つで
ある（即ちＰウェルプレートは接地され、Ｎウェルプレ
ートは通常５ＶであるＶＤＤに接続される）。回路がア
ナログ回路である場合には、プレートはアナログ電圧に
接続され、ＣＭＯ３回路の残りの部分は５ｖに接続され
、また接地される。かかる追加の電圧により回路の設計
に更に融通性が与えられる。
更に他の実施例として、フィールドプレートに電力を供
給すべく独立のパワーピンが回路に追加されてよい。こ
のことにより負の電圧又は５Ｖよりも高い電圧を与える
ことができる。またチップの領域が使用され電流の供給
に制限が加えられるという犠牲を伴なうが、オンチップ
式に発生された電圧がプレート４２０及び４２３に使用
されてもよい。
以上に於ては本発明を特定の実施例について詳細に説明
したが、本発明はこれらの実施例に限定されるものでは
な（、本発明の範囲内にて他の種々の実施例が可能であ
ることは当業者にとって明らかであろう。
【図面の簡単な説明】
第１図乃至第４図は本発明の第一の実施例の一連の工程
を示す工程図である。 第５図乃至第８図は本発明の第二の実施例の一連の工程
を示す工程図である。 ５０・・・Ｐウェル、１１５．１１７・・・レジスト層
７２００・・・動作領域、３０２・・・ソース、３０４
・・・ドレイン、３０６・・・ゲート７１ｉ１＋、３０
８・・・孔、３］２・・・ソース、３１４・・・ドレイ
ン、３１６・・・ゲート電極、３２５・・・トランジス
タ、３２８山導電体４１０・・・酸化物層、４２０・・
・ポリシリコン層、４３０．４４０・・・酸化物層、・
５０・・・金属層、４６０・・・酸化物層、４７０・・
・全Ｊｔｎ層特許出願人　　ユナイテッド・チクノロシ
ーズ・コーポレイション 代　　理　　人　　　弁　　理　　士　　　明　　石　
　昌　　毅（方　式・自　発） 手続補正書 平成元年１月３１日 １゜ つ ３゜ 事件の表示　昭和６３年特許願第３２３２２２号発明の
名称　集積回路の製造方法 補正をする者 事件との関係　　特許出願人 住　所　　アメリカ合衆国コネチカット州、ハートフォ
ード、フィナンシャル・プラザ　１

Claims (2)

    【特許請求の範囲】
  1. （１）所定の態様にてドープされ後に動作領域となる領
    域及び後にフィールド領域となる領域を含むシリコン基
    板を準備する工程と、 前記後に動作領域となる領域及び後にフィールド領域と
    なる領域に於て前記基板上に高品質酸化物の薄い層を成
    長させる工程と、 前記薄い酸化物層上に導電性の高いポリシリコンのプレ
    ート層を形成してドーピングし、これにより前記後にフ
    ィールド領域となる領域に於て前記薄い酸化物層により
    前記基板より絶縁された導電性を有するポリシリコンプ
    レート層を形成する工程と、 前記後にフィールド領域となる領域に於て前記ポリシリ
    コンプレート層及び前記薄い酸化物層を経て前記基板ま
    でパターンの形成及びエッチングを行って動作領域を形
    成する工程と、 前記後に動作領域となる領域上にゲート酸化物層を成長
    させる工程と、 前記後に動作領域となる領域の所定の位置にＦＥＴを形
    成する工程と、 前記ポリシリコンプレート層が前記基板に所定の電場を
    与えて前記後にフィールド領域となる領域に寄生トラン
    ジスタが形成されることを抑制するよう、所定の大きさ
    及び極性を有する潜在的なソース端子に前記ポリシリコ
    ンプレート層を接続する工程と、 前記ＦＥＴを接続して集積回路を形成する工程と、 を含む集積回路の製造方法。
  2. （２）所定の態様にてドープされ後に動作領域となる領
    域及び後にフィールド領域となる領域を含むシリコン基
    板を準備する工程と、 前記基板をエッチングして前記後にフィールド領域とな
    る領域に所定の深さの溝を形成する工程と、 前記後に動作領域となる領域及び後にフィールド領域と
    なる領域に於て前記基板上に高品質の薄い酸化物層を成
    長させる工程と、 前記薄い酸化物層上に導電性の高いポリシリコンのプレ
    ート層を形成し、これにより前記基板の表面の下方まで
    延在し前記後にフィールド領域となる領域に於て前記薄
    い酸化物層により前記基板より絶縁され実質的に平坦な
    上面を有する導電性ポリシリコンプレート層を形成する
    工程と、前記後にフィールド領域となる領域上に延在す
    る前記薄い酸化物層が露呈されるまで前記ポリシリコン
    プレート層をエッチングし、これにより前記薄い酸化物
    層及び前記ポリシリコンプレート層の上面を実質的に平
    坦にし、前記ポリシリコンプレート層を前記上面下に埋
    設された状態にする工程と、 前記後に動作領域となる領域上にゲート酸化物層を成長
    させる工程と、 前記後に動作領域となる領域の所定の位置にＦＥＴを形
    成する工程と、 前記ポリシリコンプレート層が前記基板に所定の電場を
    与えて前記後にフィールド領域となる領域に寄生トラン
    ジスタが形成されることを抑制するよう、所定の大きさ
    及び極性を有する潜在的なソース端子に前記ポリシリコ
    ンプレート層を接続する工程と、 前記ＦＥＴを接続して集積回路を形成する工程と、 を含む集積回路の製造方法。
JP63323222A 1987-12-21 1988-12-21 集積回路の製造方法 Pending JPH022651A (ja)

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US07/135,809 US4900693A (en) 1987-12-21 1987-12-21 Process for making polysilicon field plate with improved suppression of parasitic transistors
US135,809 1987-12-21

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