JPH022651A - 集積回路の製造方法 - Google Patents
集積回路の製造方法Info
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- JPH022651A JPH022651A JP63323222A JP32322288A JPH022651A JP H022651 A JPH022651 A JP H022651A JP 63323222 A JP63323222 A JP 63323222A JP 32322288 A JP32322288 A JP 32322288A JP H022651 A JPH022651 A JP H022651A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/765—Making of isolation regions between components by field effect
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- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、シリコン集積回路、特にラジエーションハー
ドニングを有する集積回路の製造に係る。
ドニングを有する集積回路の製造に係る。
従来の技術
従来技術に於ては、トランジスタの間のフィールド領域
は従来より加湿プロセスにより成長された酸化物(二酸
化ケイ素)の厚い層により覆われている。MOSプロセ
スやCMOSプロセスに於てはトランジスタの間の領域
にフィールドインブラントを使用することか知られてい
る。フィールドインブラントの機能の一つは、互いに隣
接する動作領域の間に形成されることがある寄生導電チ
ャンネルの形成を抑制することである。また他の一つの
機能は、導電体よりの電場に曝される寄生チャンネルや
ポリシリコン又は酸化物の一部に゛重荷が蓄積する寄生
チャンネル領域より形成されることがある寄生トランジ
スタの形成を抑制することである。
は従来より加湿プロセスにより成長された酸化物(二酸
化ケイ素)の厚い層により覆われている。MOSプロセ
スやCMOSプロセスに於てはトランジスタの間の領域
にフィールドインブラントを使用することか知られてい
る。フィールドインブラントの機能の一つは、互いに隣
接する動作領域の間に形成されることがある寄生導電チ
ャンネルの形成を抑制することである。また他の一つの
機能は、導電体よりの電場に曝される寄生チャンネルや
ポリシリコン又は酸化物の一部に゛重荷が蓄積する寄生
チャンネル領域より形成されることがある寄生トランジ
スタの形成を抑制することである。
発明の開示
本発明は、互いに隣接する動作領域の間のフィールド領
域に於ける薄い高品質の酸化物上に疑似ゲートを配置し
、その疑似ゲートをバイアスして寄生トランジスタの形
成を抑制することにより寄生トランジスタの形成を抑制
する改浮されたラジエーションハードニングを有する集
積回路を製造するシリコンプロセスに関するものである
。
域に於ける薄い高品質の酸化物上に疑似ゲートを配置し
、その疑似ゲートをバイアスして寄生トランジスタの形
成を抑制することにより寄生トランジスタの形成を抑制
する改浮されたラジエーションハードニングを有する集
積回路を製造するシリコンプロセスに関するものである
。
本発明の一つの特徴は、フィールド酸化物は厚い層では
なくゲート酸化物と同様の薄い層であるということであ
る。
なくゲート酸化物と同様の薄い層であるということであ
る。
本発明の他の一つの特徴は、フィールドインブラントが
ないということである。
ないということである。
以下に添付の図を参照しつつ、本発明を実施例について
詳細に説明する。
詳細に説明する。
発明を実施するための最良の形態
第1図にシリコン集積回路の一部が断面図として示され
ている。領域10は回路部品が形成されるべき基板(又
は従来の要領にて基板上に成長されたエピタキシャル層
)である。図示の実施例に於ては、領域10はNドープ
されている。領域50は相補型Nチャンネルトランジス
タを形成すべくPドープされたPウェルである。領域1
00は本発明のプロセスの随意の工程を示しており、こ
の工程に於ては最終的に完成した回路に於てフィールド
領域となる領域がチャンネル停止インブラントにてドー
プされる。フィールドインブラントは寄生トランジスタ
のスレショルドに影響する。
ている。領域10は回路部品が形成されるべき基板(又
は従来の要領にて基板上に成長されたエピタキシャル層
)である。図示の実施例に於ては、領域10はNドープ
されている。領域50は相補型Nチャンネルトランジス
タを形成すべくPドープされたPウェルである。領域1
00は本発明のプロセスの随意の工程を示しており、こ
の工程に於ては最終的に完成した回路に於てフィールド
領域となる領域がチャンネル停止インブラントにてドー
プされる。フィールドインブラントは寄生トランジスタ
のスレショルドに影響する。
Pウェル50に於ては、ドーピング剤はホウ素である。
Nドープされた基板に於ては、ドーピング剤はリン又は
ヒ素である。これよりフィールドインブラントプロセス
を本発明の一つの実施例について詳細に説明する。
ヒ素である。これよりフィールドインブラントプロセス
を本発明の一つの実施例について詳細に説明する。
フィールド領域の間に後に動作領域となる領域である符
号200にて示された他の領域が存在しており、この後
に動作領域となる領域にはトランジスタ又はダイオード
やコンデンサの如き他の回路部品が形成される。二つの
かかるトランジスタが図示されており、それぞれソース
302及び312、ドレイン304及び314、ポリシ
リコンゲート電極306及び316を存している。
号200にて示された他の領域が存在しており、この後
に動作領域となる領域にはトランジスタ又はダイオード
やコンデンサの如き他の回路部品が形成される。二つの
かかるトランジスタが図示されており、それぞれソース
302及び312、ドレイン304及び314、ポリシ
リコンゲート電極306及び316を存している。
本発明が解決せんとする問題は、例えば領域100の上
方に該領域100を通る導電チャンネルを形成するに十
分な電圧が存在する場合に互いに隣接するトランジスタ
のドレイン314とソース302との間に形成されるこ
とがある寄生トランジスタの問題である。領域100の
上方に迷走電荷が補足されると(イオン注入放射線がチ
ップを通過することにより生じる)、その電荷も寄生ト
ランジスタを形成することがある。
方に該領域100を通る導電チャンネルを形成するに十
分な電圧が存在する場合に互いに隣接するトランジスタ
のドレイン314とソース302との間に形成されるこ
とがある寄生トランジスタの問題である。領域100の
上方に迷走電荷が補足されると(イオン注入放射線がチ
ップを通過することにより生じる)、その電荷も寄生ト
ランジスタを形成することがある。
本発明によれば、高品質(ゲート酸化物と同一の種類の
ものであることを意味する)の薄い酸化物上にて適当な
バイアス電圧に維持された導電プレートの組合せが寄生
トランジスタの形成を抑制し、特に回路をイオン注入放
射線に露呈されることによる寄生トランジスタの形成か
生じにくいものにする。寄生トランジスタの形成を防止
するために本発明に於て使用される構造は通常トランジ
スタを形成するために使用されるゲート酸化物を有効−
に使用することを含んでいることは興味深いことである
。Pウェルに於ては、放射線に対する露呈量が増大する
につれてNチャンネル寄生トランジスタのスレショルド
が減少し、従って導電プレートは放射線に対する抵抗を
増大させるべく低い電圧又は負の電圧に維持される。こ
れと逆のことがNウェルにもいえる。
ものであることを意味する)の薄い酸化物上にて適当な
バイアス電圧に維持された導電プレートの組合せが寄生
トランジスタの形成を抑制し、特に回路をイオン注入放
射線に露呈されることによる寄生トランジスタの形成か
生じにくいものにする。寄生トランジスタの形成を防止
するために本発明に於て使用される構造は通常トランジ
スタを形成するために使用されるゲート酸化物を有効−
に使用することを含んでいることは興味深いことである
。Pウェルに於ては、放射線に対する露呈量が増大する
につれてNチャンネル寄生トランジスタのスレショルド
が減少し、従って導電プレートは放射線に対する抵抗を
増大させるべく低い電圧又は負の電圧に維持される。こ
れと逆のことがNウェルにもいえる。
第1図に示された工程までの基板及びウェルの準備は当
業者によく知られており、従来の多数の方法により行わ
れてよい。ウェル50は本発明のこの実施例に於てはL
OGOSプロセスにより形成される。
業者によく知られており、従来の多数の方法により行わ
れてよい。ウェル50は本発明のこの実施例に於てはL
OGOSプロセスにより形成される。
本発明に於ける第一の工程として、第2図に於て符号4
10により示された高品質の酸化物の薄い層が好ましく
は乾燥プロセスにより基板上に成長せしめられる。この
酸化物の厚さは10〜1100nであってよく、50n
mであることが好ましい。次いでポリシリコンの薄い層
420が酸化物層410上に形成される。層420の厚
さは50〜200nmであってよく、150nmである
ことが好ましい。このポリシリコンは例えばリンにてで
きるたけ強くドープされる。ドーピングの濃度及びドー
ピングプロセスは従来のものであってよい。
10により示された高品質の酸化物の薄い層が好ましく
は乾燥プロセスにより基板上に成長せしめられる。この
酸化物の厚さは10〜1100nであってよく、50n
mであることが好ましい。次いでポリシリコンの薄い層
420が酸化物層410上に形成される。層420の厚
さは50〜200nmであってよく、150nmである
ことが好ましい。このポリシリコンは例えばリンにてで
きるたけ強くドープされる。ドーピングの濃度及びドー
ピングプロセスは従来のものであってよい。
次いで動作領域200がフォトレジストにて郭定され、
動作領域上の層420及び410が除去される。層42
0の除去工程に於ては、層420の残存する部分の幅が
層410の残存する部分の幅よりも小さくなるよう、等
方性エツチングが採用されることが好ましい。その理由
は、酸化物を成長させる後の工程に於て層420の幅が
増大されるからである。最初に層420の幅が低減され
ると、最終的なエツジはオーバハング部(即ち円曲角度
)を有しない。
動作領域上の層420及び410が除去される。層42
0の除去工程に於ては、層420の残存する部分の幅が
層410の残存する部分の幅よりも小さくなるよう、等
方性エツチングが採用されることが好ましい。その理由
は、酸化物を成長させる後の工程に於て層420の幅が
増大されるからである。最初に層420の幅が低減され
ると、最終的なエツジはオーバハング部(即ち円曲角度
)を有しない。
第3図には、酸化物層430が動作領域上に成長せしめ
られた状態にて第1図及び第2図に示された領域と同一
の領域が断面図として図示されている。酸化物の偏差的
な成長により動作領域上に於けるよりも厚い単結晶の酸
化物層430がポリシリコンプレート420上に形成さ
れる。下層の基板領域がプレート420により接続され
る電気的フィールドの位置より絶縁されるよう、プレー
ト420上の酸化物の厚さを該プレート上に延在する導
電体より十分な絶縁を達成するに十分な厚さにすべく、
酸化物層430の成長に先立って好ましくは乾燥プロセ
スにより犠牲的な酸化物を成長させることが望ましい。
られた状態にて第1図及び第2図に示された領域と同一
の領域が断面図として図示されている。酸化物の偏差的
な成長により動作領域上に於けるよりも厚い単結晶の酸
化物層430がポリシリコンプレート420上に形成さ
れる。下層の基板領域がプレート420により接続され
る電気的フィールドの位置より絶縁されるよう、プレー
ト420上の酸化物の厚さを該プレート上に延在する導
電体より十分な絶縁を達成するに十分な厚さにすべく、
酸化物層430の成長に先立って好ましくは乾燥プロセ
スにより犠牲的な酸化物を成長させることが望ましい。
またこの酸化物層430は動作領域に配置されるトラン
ジスタのためのゲート酸化物となり、従って従来のゲー
ト酸化物の品質を有していなければならない。フィール
ド領域100上の層構造は、乾燥プロセスにより基板上
に成長された高品質(ゲート型)の酸化物の層、ドープ
された多結晶シリコンの薄い層、多結晶シリコンの層中
に成長せしめられたゲート酸化物の他の一つの層である
。
ジスタのためのゲート酸化物となり、従って従来のゲー
ト酸化物の品質を有していなければならない。フィール
ド領域100上の層構造は、乾燥プロセスにより基板上
に成長された高品質(ゲート型)の酸化物の層、ドープ
された多結晶シリコンの薄い層、多結晶シリコンの層中
に成長せしめられたゲート酸化物の他の一つの層である
。
トランジスタ300が図示されており、このトランジス
タは例えば1100n程度の適正な従来のゲート酸化物
厚さを有する薄い酸化物層430上のゲート306と、
従来のトランジスタ形成プロセスにより領域200に形
成されたソース302及びドレイン304とを有してい
る。動作領域200は当技術分野に於て従来より行われ
ている如く、所望のトランジスタスレショルドを生ずる
ようスレショルドインブラントにてインブラントされて
いる。
タは例えば1100n程度の適正な従来のゲート酸化物
厚さを有する薄い酸化物層430上のゲート306と、
従来のトランジスタ形成プロセスにより領域200に形
成されたソース302及びドレイン304とを有してい
る。動作領域200は当技術分野に於て従来より行われ
ている如く、所望のトランジスタスレショルドを生ずる
ようスレショルドインブラントにてインブラントされて
いる。
ゲート酸化物が形成された後、回路の残りの部分が従来
の方法に従って形成される。この方法はNMO3,PM
O5,CMO3,基板及びウェルド−ピング(シングル
タブ又はツインタブ)の種々の組合せ、種々のドーピン
グ物質を使用することに適用されてよいことが理解され
よう。後の工程に於ては、第4図に示されている如くプ
レート420まで延在する孔か形成され、これらのプレ
ートはこれらのプレートに所望のバイアスを生ずるよう
所定の値の電圧ソースに金属又はポリシリコン接続層に
より接続される。図に於て、酸化物層440が絶縁の[
1的で絶縁酸化物層430上に形成されており、プレー
ト420が金属層450と接触し得るよう孔310か形
成されている。また第二の酸化物層460が金属層45
0上に形成されており、また第二の金属層470が酸化
物層460上に形成されており、この金属層はゲート3
06と接触するよう孔308を経て下方へ延在している
。
の方法に従って形成される。この方法はNMO3,PM
O5,CMO3,基板及びウェルド−ピング(シングル
タブ又はツインタブ)の種々の組合せ、種々のドーピン
グ物質を使用することに適用されてよいことが理解され
よう。後の工程に於ては、第4図に示されている如くプ
レート420まで延在する孔か形成され、これらのプレ
ートはこれらのプレートに所望のバイアスを生ずるよう
所定の値の電圧ソースに金属又はポリシリコン接続層に
より接続される。図に於て、酸化物層440が絶縁の[
1的で絶縁酸化物層430上に形成されており、プレー
ト420が金属層450と接触し得るよう孔310か形
成されている。また第二の酸化物層460が金属層45
0上に形成されており、また第二の金属層470が酸化
物層460上に形成されており、この金属層はゲート3
06と接触するよう孔308を経て下方へ延在している
。
第4図の右半分に於て、対応するトランジスタ325は
ポリシリコン導電体328と接触するゲート326を有
しており、導電体328は図面の紙面に垂直に延在して
いる。導電体328は層430上に載置された状態でフ
ィールド領域上に延在するポリシリコン層の一部である
。種々の接続部を形成するために回路の種々の高さ位置
に種々の材料が使用される本発明の他の実施例の実施に
際し当業者が困難を感じることはない。
ポリシリコン導電体328と接触するゲート326を有
しており、導電体328は図面の紙面に垂直に延在して
いる。導電体328は層430上に載置された状態でフ
ィールド領域上に延在するポリシリコン層の一部である
。種々の接続部を形成するために回路の種々の高さ位置
に種々の材料が使用される本発明の他の実施例の実施に
際し当業者が困難を感じることはない。
Pウェル50に於ては、トランジスタはNチャンネルで
あり、従ってトランジスタのスレショルドは放射線の露
呈量が増大するにつれて減少する。
あり、従ってトランジスタのスレショルドは放射線の露
呈量が増大するにつれて減少する。
従ってPウェル50の領域に於けるプレート420は低
電圧に接続されなければならない。二つの電圧しか得ら
れない場合には接地が採用されてよい。或いはプレート
420を負の電圧のソースに接続するためにチップ上の
チャージポンプ又は独立の電圧ピンが使用されてもよい
。本願に於て、「潜在的なソース端子」なる用語は「レ
ール」又は電源に接続された導線への接続部及びチップ
上のチャージポンプや他のソースへの接続部を怠味する
ために使用されている。
電圧に接続されなければならない。二つの電圧しか得ら
れない場合には接地が採用されてよい。或いはプレート
420を負の電圧のソースに接続するためにチップ上の
チャージポンプ又は独立の電圧ピンが使用されてもよい
。本願に於て、「潜在的なソース端子」なる用語は「レ
ール」又は電源に接続された導線への接続部及びチップ
上のチャージポンプや他のソースへの接続部を怠味する
ために使用されている。
Nドープされたエピタキシャル層中のフィールド領域は
Pチャンネルトランジスタを釘しており、該トランジス
タのスレショルドは放射線の露呈量の関数として増大し
、該フィールド領域に於けるプレート420は相対的に
正の電圧のソースに接続される。
Pチャンネルトランジスタを釘しており、該トランジス
タのスレショルドは放射線の露呈量の関数として増大し
、該フィールド領域に於けるプレート420は相対的に
正の電圧のソースに接続される。
本発明の一つの資料な特徴は、プレート420と酸化物
410とその下層の基板領域100との組合せによって
コンデンサが形成されるということである。このコンデ
ンサ層は所定のパターンにて形成され、適正な容量を有
し回路に於て使用されるコンデンサを形成すべく所定の
大きさに切断されてよい。更に第二の酸化物層422及
びその上の第二のポリシリコン層425又は金属層42
5がボトムプレートとしてのプレート420と共に第二
のコンデンサを形成するために使用されてよい。このコ
ンデンサも回路の部品として使用されてよい。
410とその下層の基板領域100との組合せによって
コンデンサが形成されるということである。このコンデ
ンサ層は所定のパターンにて形成され、適正な容量を有
し回路に於て使用されるコンデンサを形成すべく所定の
大きさに切断されてよい。更に第二の酸化物層422及
びその上の第二のポリシリコン層425又は金属層42
5がボトムプレートとしてのプレート420と共に第二
のコンデンサを形成するために使用されてよい。このコ
ンデンサも回路の部品として使用されてよい。
第5図乃至第8図には第一の実施例よりもプラナリテイ
の程度の高い本発明の他の一つの実施例が図示されてい
る。この実施例に於ては、本発明の同様の特徴をなす部
分が第1図乃至第4図に於て付された符号と同一の符号
が付されている。
の程度の高い本発明の他の一つの実施例が図示されてい
る。この実施例に於ては、本発明の同様の特徴をなす部
分が第1図乃至第4図に於て付された符号と同一の符号
が付されている。
Pウェル50、フィールド領域100、及び動作領域2
00を有する基板10が実施例1の場合と同様に準備さ
れる。フィールド領域100はフォトレジスト115に
て所定のパターンに形成され、次いでそのシリコンに2
00〜700nm。
00を有する基板10が実施例1の場合と同様に準備さ
れる。フィールド領域100はフォトレジスト115に
て所定のパターンに形成され、次いでそのシリコンに2
00〜700nm。
好ましくは400nmの溝がエツチングにより形成され
る。図に於てこれらの溝は符号110より示されている
。第一の実施例に於ける領域100に対応する部分を形
成すべく、フォトレジスト115か存在する状態で随意
のリンのフィールドインブラントがウェハを(黄切って
インブラントされてよい。このインブラントは第5図の
右半分に於けるNドープされた層のフィールド領域に於
ける寄生トランジスタのスレショルドを制御するための
ものである。Pウェル50は必要ならば塞がれてよい。
る。図に於てこれらの溝は符号110より示されている
。第一の実施例に於ける領域100に対応する部分を形
成すべく、フォトレジスト115か存在する状態で随意
のリンのフィールドインブラントがウェハを(黄切って
インブラントされてよい。このインブラントは第5図の
右半分に於けるNドープされた層のフィールド領域に於
ける寄生トランジスタのスレショルドを制御するための
ものである。Pウェル50は必要ならば塞がれてよい。
領域10に於けるNウェルのスレショルドを設定するに
必要な吸収線量は領域50に於けるPウェルのスレショ
ルドを設定するに必要な吸収線量よりも小さく、従って
Pウェルにかかる好ましからざるドーピングインブラン
トが存在することは許容される。
必要な吸収線量は領域50に於けるPウェルのスレショ
ルドを設定するに必要な吸収線量よりも小さく、従って
Pウェルにかかる好ましからざるドーピングインブラン
トが存在することは許容される。
次いで第二のレジスト層117が層115上に配置され
、Pウェルマスクにて所定のパターンが与えられる。先
のリンを補償するに十分な量の随意のホウ素フィールド
インブラントがレジスト層117によっては覆われてい
ないPウェルフィールド領域に於て行なわれる。これら
二種類のインブラントは上述の第一の実施例に於ける領
域100を形成するために使用されるインブラントであ
る。
、Pウェルマスクにて所定のパターンが与えられる。先
のリンを補償するに十分な量の随意のホウ素フィールド
インブラントがレジスト層117によっては覆われてい
ないPウェルフィールド領域に於て行なわれる。これら
二種類のインブラントは上述の第一の実施例に於ける領
域100を形成するために使用されるインブラントであ
る。
次いでレジスト層115及び117が除去され、第6図
に示されている如く、高品質の酸化物の層410がそれ
が溝110内に入り込んでその側面を覆うようウェハの
全面に成長せしめられる。この酸化物層410は第一の
実施例に於て随意の犠牲的な酸化物層形成工程に於て形
成された酸化物層と同一である。
に示されている如く、高品質の酸化物の層410がそれ
が溝110内に入り込んでその側面を覆うようウェハの
全面に成長せしめられる。この酸化物層410は第一の
実施例に於て随意の犠牲的な酸化物層形成工程に於て形
成された酸化物層と同一である。
次いでポリシリコン層423もウェハ上に形成される。
第6図に示されている如く、このポリシリコン層は第一
の実施例に於けるポリシリコン層に比して厚く、その厚
さは1〜1.5μである。
の実施例に於けるポリシリコン層に比して厚く、その厚
さは1〜1.5μである。
ポリシリコン層423は、動作領域上に於ける厚さとフ
ィールド領域上に於ける厚さとの間に実質的に差がない
よう、十分な厚さにて形成されることが好ましい。次い
でポリシリコン層423に対しブランケットエツチング
が行なわれる。酸化物を攻撃しない従来の多数のエツチ
ング剤のうちの何れかであってよいエツチング剤は、エ
ツチングプロセスがそれが酸化物層410に到達した段
階で停止するよう選定される。かかるエツチング工程の
結果が第7図に示されており、層410と同一の高さを
有し、動作領域上に位置する酸化物層410と、後にフ
ィールド領域となる領域上に位置し酸化物中に埋設され
たポリシリコンプレート423とよりなる非常に平坦な
層が存在している。
ィールド領域上に於ける厚さとの間に実質的に差がない
よう、十分な厚さにて形成されることが好ましい。次い
でポリシリコン層423に対しブランケットエツチング
が行なわれる。酸化物を攻撃しない従来の多数のエツチ
ング剤のうちの何れかであってよいエツチング剤は、エ
ツチングプロセスがそれが酸化物層410に到達した段
階で停止するよう選定される。かかるエツチング工程の
結果が第7図に示されており、層410と同一の高さを
有し、動作領域上に位置する酸化物層410と、後にフ
ィールド領域となる領域上に位置し酸化物中に埋設され
たポリシリコンプレート423とよりなる非常に平坦な
層が存在している。
この工程の他の一つの実施例はフォトレジスト上にてス
ピンし、ポリシリコンに対する攻撃速度と実質的に同一
の攻撃速度にてレジストを攻撃するエツチング剤を使用
することである。このエツチング剤も酸化物層410を
攻撃してはならない。
ピンし、ポリシリコンに対する攻撃速度と実質的に同一
の攻撃速度にてレジストを攻撃するエツチング剤を使用
することである。このエツチング剤も酸化物層410を
攻撃してはならない。
この実施例によれば、酸化物層410は薄いものであっ
てよい。何故ならば、レジストが溝110上の窪みを満
たして開始面を平坦にするからである。
てよい。何故ならば、レジストが溝110上の窪みを満
たして開始面を平坦にするからである。
次いで第8図に示されている如く、動作領域上の酸化物
層410の厚さが低減され、後にフィールド6n域とな
る領域に於けるプレート423上に好ましくは乾燥酸化
法により新たな酸化物層432が成長せしめられる。第
一の実施例の場合と同様、酸化物層432の厚さをその
領域の上方に延在する導電体よりの絶縁を達成するに十
分な厚さとするためには犠牲的な酸化が必要である。
層410の厚さが低減され、後にフィールド6n域とな
る領域に於けるプレート423上に好ましくは乾燥酸化
法により新たな酸化物層432が成長せしめられる。第
一の実施例の場合と同様、酸化物層432の厚さをその
領域の上方に延在する導電体よりの絶縁を達成するに十
分な厚さとするためには犠牲的な酸化が必要である。
次いで第一の実施例の場合と同様従来のプロセスにより
トランジスタ、ダイオード、及び他の回路部品が形成さ
れる。
トランジスタ、ダイオード、及び他の回路部品が形成さ
れる。
この実施例のプロセスの利点は、溝を使用することによ
りウェハの表面下に埋設されたプレート423が形成さ
れ、従って第一の実施例の場合に比してウェハの表面が
より一層平坦になるということである。
りウェハの表面下に埋設されたプレート423が形成さ
れ、従って第一の実施例の場合に比してウェハの表面が
より一層平坦になるということである。
また他の一つの利点は、この実施例に於けるインブラン
トされた領域の垂直変位によりトランジスタに対するフ
ィールドインブラントによる好ましからざる影響が低減
されるということである。
トされた領域の垂直変位によりトランジスタに対するフ
ィールドインブラントによる好ましからざる影響が低減
されるということである。
回路が完成されると、両方の実施例に於ける)イールド
プレート420及び423が適当な電圧に接続される。
プレート420及び423が適当な電圧に接続される。
接続されてよい電圧の一つはレール電圧のうちの一つで
ある(即ちPウェルプレートは接地され、Nウェルプレ
ートは通常5VであるVDDに接続される)。回路がア
ナログ回路である場合には、プレートはアナログ電圧に
接続され、CMO3回路の残りの部分は5vに接続され
、また接地される。かかる追加の電圧により回路の設計
に更に融通性が与えられる。
ある(即ちPウェルプレートは接地され、Nウェルプレ
ートは通常5VであるVDDに接続される)。回路がア
ナログ回路である場合には、プレートはアナログ電圧に
接続され、CMO3回路の残りの部分は5vに接続され
、また接地される。かかる追加の電圧により回路の設計
に更に融通性が与えられる。
更に他の実施例として、フィールドプレートに電力を供
給すべく独立のパワーピンが回路に追加されてよい。こ
のことにより負の電圧又は5Vよりも高い電圧を与える
ことができる。またチップの領域が使用され電流の供給
に制限が加えられるという犠牲を伴なうが、オンチップ
式に発生された電圧がプレート420及び423に使用
されてもよい。
給すべく独立のパワーピンが回路に追加されてよい。こ
のことにより負の電圧又は5Vよりも高い電圧を与える
ことができる。またチップの領域が使用され電流の供給
に制限が加えられるという犠牲を伴なうが、オンチップ
式に発生された電圧がプレート420及び423に使用
されてもよい。
以上に於ては本発明を特定の実施例について詳細に説明
したが、本発明はこれらの実施例に限定されるものでは
な(、本発明の範囲内にて他の種々の実施例が可能であ
ることは当業者にとって明らかであろう。
したが、本発明はこれらの実施例に限定されるものでは
な(、本発明の範囲内にて他の種々の実施例が可能であ
ることは当業者にとって明らかであろう。
第1図乃至第4図は本発明の第一の実施例の一連の工程
を示す工程図である。 第5図乃至第8図は本発明の第二の実施例の一連の工程
を示す工程図である。 50・・・Pウェル、115.117・・・レジスト層
7200・・・動作領域、302・・・ソース、304
・・・ドレイン、306・・・ゲート71i1+、30
8・・・孔、3]2・・・ソース、314・・・ドレイ
ン、316・・・ゲート電極、325・・・トランジス
タ、328山導電体410・・・酸化物層、420・・
・ポリシリコン層、430.440・・・酸化物層、・
50・・・金属層、460・・・酸化物層、470・・
・全Jtn層特許出願人 ユナイテッド・チクノロシ
ーズ・コーポレイション 代 理 人 弁 理 士 明 石
昌 毅(方 式・自 発) 手続補正書 平成元年1月31日 1゜ つ 3゜ 事件の表示 昭和63年特許願第323222号発明の
名称 集積回路の製造方法 補正をする者 事件との関係 特許出願人 住 所 アメリカ合衆国コネチカット州、ハートフォ
ード、フィナンシャル・プラザ 1
を示す工程図である。 第5図乃至第8図は本発明の第二の実施例の一連の工程
を示す工程図である。 50・・・Pウェル、115.117・・・レジスト層
7200・・・動作領域、302・・・ソース、304
・・・ドレイン、306・・・ゲート71i1+、30
8・・・孔、3]2・・・ソース、314・・・ドレイ
ン、316・・・ゲート電極、325・・・トランジス
タ、328山導電体410・・・酸化物層、420・・
・ポリシリコン層、430.440・・・酸化物層、・
50・・・金属層、460・・・酸化物層、470・・
・全Jtn層特許出願人 ユナイテッド・チクノロシ
ーズ・コーポレイション 代 理 人 弁 理 士 明 石
昌 毅(方 式・自 発) 手続補正書 平成元年1月31日 1゜ つ 3゜ 事件の表示 昭和63年特許願第323222号発明の
名称 集積回路の製造方法 補正をする者 事件との関係 特許出願人 住 所 アメリカ合衆国コネチカット州、ハートフォ
ード、フィナンシャル・プラザ 1
Claims (2)
- (1)所定の態様にてドープされ後に動作領域となる領
域及び後にフィールド領域となる領域を含むシリコン基
板を準備する工程と、 前記後に動作領域となる領域及び後にフィールド領域と
なる領域に於て前記基板上に高品質酸化物の薄い層を成
長させる工程と、 前記薄い酸化物層上に導電性の高いポリシリコンのプレ
ート層を形成してドーピングし、これにより前記後にフ
ィールド領域となる領域に於て前記薄い酸化物層により
前記基板より絶縁された導電性を有するポリシリコンプ
レート層を形成する工程と、 前記後にフィールド領域となる領域に於て前記ポリシリ
コンプレート層及び前記薄い酸化物層を経て前記基板ま
でパターンの形成及びエッチングを行って動作領域を形
成する工程と、 前記後に動作領域となる領域上にゲート酸化物層を成長
させる工程と、 前記後に動作領域となる領域の所定の位置にFETを形
成する工程と、 前記ポリシリコンプレート層が前記基板に所定の電場を
与えて前記後にフィールド領域となる領域に寄生トラン
ジスタが形成されることを抑制するよう、所定の大きさ
及び極性を有する潜在的なソース端子に前記ポリシリコ
ンプレート層を接続する工程と、 前記FETを接続して集積回路を形成する工程と、 を含む集積回路の製造方法。 - (2)所定の態様にてドープされ後に動作領域となる領
域及び後にフィールド領域となる領域を含むシリコン基
板を準備する工程と、 前記基板をエッチングして前記後にフィールド領域とな
る領域に所定の深さの溝を形成する工程と、 前記後に動作領域となる領域及び後にフィールド領域と
なる領域に於て前記基板上に高品質の薄い酸化物層を成
長させる工程と、 前記薄い酸化物層上に導電性の高いポリシリコンのプレ
ート層を形成し、これにより前記基板の表面の下方まで
延在し前記後にフィールド領域となる領域に於て前記薄
い酸化物層により前記基板より絶縁され実質的に平坦な
上面を有する導電性ポリシリコンプレート層を形成する
工程と、前記後にフィールド領域となる領域上に延在す
る前記薄い酸化物層が露呈されるまで前記ポリシリコン
プレート層をエッチングし、これにより前記薄い酸化物
層及び前記ポリシリコンプレート層の上面を実質的に平
坦にし、前記ポリシリコンプレート層を前記上面下に埋
設された状態にする工程と、 前記後に動作領域となる領域上にゲート酸化物層を成長
させる工程と、 前記後に動作領域となる領域の所定の位置にFETを形
成する工程と、 前記ポリシリコンプレート層が前記基板に所定の電場を
与えて前記後にフィールド領域となる領域に寄生トラン
ジスタが形成されることを抑制するよう、所定の大きさ
及び極性を有する潜在的なソース端子に前記ポリシリコ
ンプレート層を接続する工程と、 前記FETを接続して集積回路を形成する工程と、 を含む集積回路の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/135,809 US4900693A (en) | 1987-12-21 | 1987-12-21 | Process for making polysilicon field plate with improved suppression of parasitic transistors |
US135,809 | 1987-12-21 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH022651A true JPH022651A (ja) | 1990-01-08 |
Family
ID=22469783
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63323222A Pending JPH022651A (ja) | 1987-12-21 | 1988-12-21 | 集積回路の製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4900693A (ja) |
JP (1) | JPH022651A (ja) |
DE (1) | DE3842749A1 (ja) |
FR (1) | FR2625037B1 (ja) |
GB (1) | GB2211661B (ja) |
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---|---|---|---|---|
JPH02168666A (ja) * | 1988-09-29 | 1990-06-28 | Mitsubishi Electric Corp | 相補型半導体装置とその製造方法 |
JPH02168674A (ja) * | 1988-12-21 | 1990-06-28 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
JPH02211651A (ja) * | 1989-02-10 | 1990-08-22 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JPH0817203B2 (ja) * | 1989-08-18 | 1996-02-21 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
KR940006681B1 (ko) * | 1991-10-12 | 1994-07-25 | 금성일렉트론 주식회사 | 스택트렌치 셀 및 그 제조방법 |
CA2136233C (en) | 1992-05-19 | 2004-03-30 | Graham Edmund Kelly | Health supplements containing phyto-oestrogens, analogues or metabolites thereof |
DE19517975B4 (de) * | 1994-07-12 | 2007-02-08 | International Rectifier Corp., El Segundo | CMOS-Schaltungsplättchen mit Polysilizium-Feldringstruktur |
US6380598B1 (en) | 1994-12-20 | 2002-04-30 | Stmicroelectronics, Inc. | Radiation hardened semiconductor memory |
EP0718881B1 (en) * | 1994-12-20 | 2003-07-16 | STMicroelectronics, Inc. | Isolation by active transistors with grounded gates |
US6091630A (en) * | 1999-09-10 | 2000-07-18 | Stmicroelectronics, Inc. | Radiation hardened semiconductor memory |
US7029981B2 (en) * | 2004-06-25 | 2006-04-18 | Intersil Americas, Inc. | Radiation hardened bipolar junction transistor |
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JPS60206040A (ja) * | 1984-03-30 | 1985-10-17 | Hitachi Ltd | 半導体集積回路絶縁分離装置 |
JPS62162353A (ja) * | 1986-01-13 | 1987-07-18 | Oki Electric Ind Co Ltd | Mos型半導体装置の製造方法 |
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JPS5636143A (en) * | 1979-08-31 | 1981-04-09 | Hitachi Ltd | Manufacture of semiconductor device |
US4470062A (en) * | 1979-08-31 | 1984-09-04 | Hitachi, Ltd. | Semiconductor device having isolation regions |
US4414560A (en) * | 1980-11-17 | 1983-11-08 | International Rectifier Corporation | Floating guard region and process of manufacture for semiconductor reverse conducting switching device using spaced MOS transistors having a common drain region |
US4397077A (en) * | 1981-12-16 | 1983-08-09 | Inmos Corporation | Method of fabricating self-aligned MOS devices and independently formed gate dielectrics and insulating layers |
JPS59103352A (ja) * | 1982-12-06 | 1984-06-14 | Oki Electric Ind Co Ltd | Mos型半導体集積回路装置 |
GB2150753B (en) * | 1983-11-30 | 1987-04-01 | Toshiba Kk | Semiconductor device |
US4554728A (en) * | 1984-06-27 | 1985-11-26 | International Business Machines Corporation | Simplified planarization process for polysilicon filled trenches |
US4696092A (en) * | 1984-07-02 | 1987-09-29 | Texas Instruments Incorporated | Method of making field-plate isolated CMOS devices |
US4561170A (en) * | 1984-07-02 | 1985-12-31 | Texas Instruments Incorporated | Method of making field-plate isolated CMOS devices |
US4612563A (en) * | 1984-07-30 | 1986-09-16 | Sprague Electric Company | High voltage integrated circuit |
US4685196A (en) * | 1985-07-29 | 1987-08-11 | Industrial Technology Research Institute | Method for making planar FET having gate, source and drain in the same plane |
-
1987
- 1987-12-21 US US07/135,809 patent/US4900693A/en not_active Expired - Lifetime
-
1988
- 1988-12-19 DE DE3842749A patent/DE3842749A1/de not_active Ceased
- 1988-12-20 GB GB8829657A patent/GB2211661B/en not_active Expired - Fee Related
- 1988-12-21 JP JP63323222A patent/JPH022651A/ja active Pending
- 1988-12-21 FR FR8816924A patent/FR2625037B1/fr not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS62162353A (ja) * | 1986-01-13 | 1987-07-18 | Oki Electric Ind Co Ltd | Mos型半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
GB2211661B (en) | 1991-05-08 |
US4900693A (en) | 1990-02-13 |
GB2211661A (en) | 1989-07-05 |
DE3842749A1 (de) | 1989-07-06 |
FR2625037A1 (fr) | 1989-06-23 |
FR2625037B1 (fr) | 1994-04-01 |
GB8829657D0 (en) | 1989-02-15 |
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