JPS6020523A - 電子装置 - Google Patents
電子装置Info
- Publication number
- JPS6020523A JPS6020523A JP12766383A JP12766383A JPS6020523A JP S6020523 A JPS6020523 A JP S6020523A JP 12766383 A JP12766383 A JP 12766383A JP 12766383 A JP12766383 A JP 12766383A JP S6020523 A JPS6020523 A JP S6020523A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- layer
- insulating film
- pad
- aluminum
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
- H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
- H01L2224/02165—Reinforcing structures
- H01L2224/02166—Collar structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05075—Plural internal layers
- H01L2224/0508—Plural internal layers being stacked
- H01L2224/05082—Two-layer arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05556—Shape in side view
- H01L2224/05558—Shape in side view conformal layer on a patterned surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、電極技術さらには多層配線構造に適用して
有効な技術に関するもので、例えば半導体装置における
t極形成に利用して有効な技術に関するものである。
有効な技術に関するもので、例えば半導体装置における
t極形成に利用して有効な技術に関するものである。
本発明者は、 1tfii技術、特に半導体装置の多層
配線技術について以下に述べるような技術を開極した。
配線技術について以下に述べるような技術を開極した。
すなわち、半導体集積回路(以下L S Iと称する)
の集積度が高くなるに従って、素子間の接続を図る配線
が複雑になるため、半導体チップ表面上に、絶縁膜を介
して2層もしくは3層の配線を形成する。この場合、各
配/f?y層間の絶縁のために形成される酸化シリコン
(S + 02 )等の層間絶縁膜を例えばCVD法(
ケミカル・ベイパー・デポジション法)によって形成す
ると、眉間絶縁膜がチップ全体に亘って略均−の厚みに
形成される。そのため、半導体チップ10表面上に形成
された1層目の配線β1+#2 +・・・・・・の凹凸
に応じて、第1図(1)に示すように層間絶縁膜2の表
面が平滑にならず凹凸が生じてしまう。その結果、第2
層目以後の配線の形成や結線が5まく行1tわれなくな
る。そこで、バイアススパッタリングによろSi02膜
のデポジション技術により眉間絶縁膜を形成することに
よって第1図(2)に示すように層間絶縁膜20表面を
平滑にしようとするものである。
の集積度が高くなるに従って、素子間の接続を図る配線
が複雑になるため、半導体チップ表面上に、絶縁膜を介
して2層もしくは3層の配線を形成する。この場合、各
配/f?y層間の絶縁のために形成される酸化シリコン
(S + 02 )等の層間絶縁膜を例えばCVD法(
ケミカル・ベイパー・デポジション法)によって形成す
ると、眉間絶縁膜がチップ全体に亘って略均−の厚みに
形成される。そのため、半導体チップ10表面上に形成
された1層目の配線β1+#2 +・・・・・・の凹凸
に応じて、第1図(1)に示すように層間絶縁膜2の表
面が平滑にならず凹凸が生じてしまう。その結果、第2
層目以後の配線の形成や結線が5まく行1tわれなくな
る。そこで、バイアススパッタリングによろSi02膜
のデポジション技術により眉間絶縁膜を形成することに
よって第1図(2)に示すように層間絶縁膜20表面を
平滑にしようとするものである。
しかし、かかる技術においては、幅の比較的狭い配線部
分においては、確かに層間絶縁膜2が池の部分よりも薄
く形成されることにより1層間絶縁膜表面が平滑にされ
るが、ポンディングパッド3のような比較的大面積の電
極部分については。
分においては、確かに層間絶縁膜2が池の部分よりも薄
く形成されることにより1層間絶縁膜表面が平滑にされ
るが、ポンディングパッド3のような比較的大面積の電
極部分については。
その中央部分が半導体チップ10表面と対等の条件とな
り、第2図に示すように層間絶縁膜2が配線部分よりも
厚く形成されてしまう。
り、第2図に示すように層間絶縁膜2が配線部分よりも
厚く形成されてしまう。
しかるに、LSIがアルミ等の3層配線によって接続さ
れる場合には、いずれの層の配線がポンディングパッド
に接続されるか特定されないため。
れる場合には、いずれの層の配線がポンディングパッド
に接続されるか特定されないため。
ポンディングパッド部も第3図に示すようなアルミの3
層構造にしなければならないことが多い。
層構造にしなければならないことが多い。
七のだぬ、上記のごとくスパッターSiO法により層間
絶縁膜を形成した場合には1層間絶縁膜にスルーホール
を形成して配線同士の接触および上記ポンディングパッ
ドの各層間の接触を図る際に。
絶縁膜を形成した場合には1層間絶縁膜にスルーホール
を形成して配線同士の接触および上記ポンディングパッ
ドの各層間の接触を図る際に。
配縁部分に合わせて層間絶縁膜のエツチングを行なうと
、ポンディングパッド部では絶縁膜が完全に除去されず
に残ってしまい電極を構成する導電層間の接触ができな
くなるうまた。ポンディングパッド部に合わせて層間絶
縁膜のエツチングを行なうと、配線部においては、アル
ミ配線までが削られてしまうという不都合が生ずること
が分かった。
、ポンディングパッド部では絶縁膜が完全に除去されず
に残ってしまい電極を構成する導電層間の接触ができな
くなるうまた。ポンディングパッド部に合わせて層間絶
縁膜のエツチングを行なうと、配線部においては、アル
ミ配線までが削られてしまうという不都合が生ずること
が分かった。
この発明の一目的は顕著な効果を奏する電極技術を提供
することにある。
することにある。
この発明の他の目的は、多層配線構造に適合したプロセ
ス技術を提供することにある。
ス技術を提供することにある。
この発明の他の目的は、平坦な素子構造を可能とする電
極技術を提O1,することにある。
極技術を提O1,することにある。
この発明の他の目的は、製造1稈におけろ電気的測定の
容易な電子装置を提供することにある。
容易な電子装置を提供することにある。
この発明の池の目面は1例えば、半導体装置におけるポ
ンディングパッドのようなmsに適用した場合に1層間
絶縁膜の形成法いかんにかかわらず、配線部分に悪影響
を与えることなく、多層電極の導電層間の接触が充分に
なされるような電極技術を提供することにある。
ンディングパッドのようなmsに適用した場合に1層間
絶縁膜の形成法いかんにかかわらず、配線部分に悪影響
を与えることなく、多層電極の導電層間の接触が充分に
なされるような電極技術を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
をmJ単に1原町すれば、下記のとおりである。
をmJ単に1原町すれば、下記のとおりである。
すなわち、この発明は、例えば、ポンディングパッドの
外側に比較的It’!ltの狭い勉設綜を形成して。
外側に比較的It’!ltの狭い勉設綜を形成して。
この延設線部においてバンドを構成J−る各導電層間の
接触を図ることにより、延設線上に形成される層間絶縁
膜を配線部と同じ厚みにさせろことで。
接触を図ることにより、延設線上に形成される層間絶縁
膜を配線部と同じ厚みにさせろことで。
上記目的を達成するものである。
以下図面を用いてこの発明を↓↓体的に説明する。
第41¥1は本発明な半導体装14のポンディングパッ
ドVC個用した場合の一実施例を4くずものである。
ドVC個用した場合の一実施例を4くずものである。
この実施例では、内部回路の接続にwJ用されるアルミ
の3層配線技術に対応して、第3図のものと同じように
アルミ蒸着層等からなる3つの導電M3 ” r 3
b 、 3 cを重合的に形成することにより41・v
成されている。すなわち、半導体へ板lの表面上 −に
アルミ蒸着を施してから内部回路の第1層目の配線パタ
ーンが形成されたマスクで覆ってエンチングを行なうこ
とにより、第1層目の配線と第1層目の導電層3aが同
時に形成されろつ次に、−+:の上にスパッターSiO
法と称するスパッタリングによる。S iO,のデポジ
ション技術により第1の層間絶縁膜2a(第3図参照)
が形成されろ。そのため。
の3層配線技術に対応して、第3図のものと同じように
アルミ蒸着層等からなる3つの導電M3 ” r 3
b 、 3 cを重合的に形成することにより41・v
成されている。すなわち、半導体へ板lの表面上 −に
アルミ蒸着を施してから内部回路の第1層目の配線パタ
ーンが形成されたマスクで覆ってエンチングを行なうこ
とにより、第1層目の配線と第1層目の導電層3aが同
時に形成されろつ次に、−+:の上にスパッターSiO
法と称するスパッタリングによる。S iO,のデポジ
ション技術により第1の層間絶縁膜2a(第3図参照)
が形成されろ。そのため。
幅の狭いアルミ配線上にはSin、膜が薄く形成され、
他の部分には5in2膜が比較的19(形成されること
によって、第1図(2)もしくは第2図のように、第1
層間絶縁膜2aの表面が全体的にほぼ平滑に形成され檻
)、これによって、この第1JPIf14]絶縁膜2a
にコンタクトホールを形成してその上にアルミ蒸着を行
なってからマスクしてエツチングすることにより形成さ
れる第2層目のアルミ配rAの幅を、凹凸がある場合に
比べて細くすることができ、細かな配線の形成が可能と
なる。この第2層目の配線形成と同時に、ポンプイング
ツく・ノド3の第2層目の導電M3bが形成されろ。
他の部分には5in2膜が比較的19(形成されること
によって、第1図(2)もしくは第2図のように、第1
層間絶縁膜2aの表面が全体的にほぼ平滑に形成され檻
)、これによって、この第1JPIf14]絶縁膜2a
にコンタクトホールを形成してその上にアルミ蒸着を行
なってからマスクしてエツチングすることにより形成さ
れる第2層目のアルミ配rAの幅を、凹凸がある場合に
比べて細くすることができ、細かな配線の形成が可能と
なる。この第2層目の配線形成と同時に、ポンプイング
ツく・ノド3の第2層目の導電M3bが形成されろ。
さらに、アルミの3層配線の場合に(・工19.ヒ記第
2層目のアルミ配是泉の上に第2の層間絶縁膜2bを形
成し、これにコンタクトホールを形成してからアルミ蒸
着?旌こし、マヌクノくターンをかけてエツチングを行
なうことによって第3層目の配線とポンディングパッド
の第3の導電層3Cが形成される。
2層目のアルミ配是泉の上に第2の層間絶縁膜2bを形
成し、これにコンタクトホールを形成してからアルミ蒸
着?旌こし、マヌクノくターンをかけてエツチングを行
なうことによって第3層目の配線とポンディングパッド
の第3の導電層3Cが形成される。
そして、この第3層目の配線の上にプラズマデポジショ
ンによりp−3iO膜のようなファイナルバシベー7日
ン膜4を形成してポンプイングツくヅド部分をエツチン
グすることによって、]fンデイングパッドの開口部4
aか形成される。
ンによりp−3iO膜のようなファイナルバシベー7日
ン膜4を形成してポンプイングツくヅド部分をエツチン
グすることによって、]fンデイングパッドの開口部4
aか形成される。
なお、−上記第2層間絶縁膜2bのデポジション法は上
記スパッターSiO法でなくてもよ<P−8iQ膜と5
OG(スピン・オン・ガラス)膜およびPSG(リン・
シリコン・ガラス)@等の3層措造とすることもできる
。
記スパッターSiO法でなくてもよ<P−8iQ膜と5
OG(スピン・オン・ガラス)膜およびPSG(リン・
シリコン・ガラス)@等の3層措造とすることもできる
。
しかして、この冥施例では、上記ポンディングパッド3
の各導電層:3a 、 3 b 、 3 cがすべて2
44Mに示すような形状に形成されている。丁なわち、
各導電層38〜3Cはそれぞれ44は市万J杉の主電極
部たるパッド部31とこのパッド部3!の一辺から互い
に適当な11η隔をおいて平行に突出するように形成さ
れたそ41数本の延設AIQ 32 a〜32fとから
なる。上記パッド部31は血常のポンディングパッドと
同じような大きさに形成され、延設線部32は内部回路
の入出力信号線もしくは電源ラインの配線りが接続され
る補強部を呼ねるようにされている。この補強部は、パ
ッド31にポンディングワイヤが接続されるときに、近
くの配線が破損されてパッドと配線との接続か切断され
ないようにするために設けられるものである。
の各導電層:3a 、 3 b 、 3 cがすべて2
44Mに示すような形状に形成されている。丁なわち、
各導電層38〜3Cはそれぞれ44は市万J杉の主電極
部たるパッド部31とこのパッド部3!の一辺から互い
に適当な11η隔をおいて平行に突出するように形成さ
れたそ41数本の延設AIQ 32 a〜32fとから
なる。上記パッド部31は血常のポンディングパッドと
同じような大きさに形成され、延設線部32は内部回路
の入出力信号線もしくは電源ラインの配線りが接続され
る補強部を呼ねるようにされている。この補強部は、パ
ッド31にポンディングワイヤが接続されるときに、近
くの配線が破損されてパッドと配線との接続か切断され
ないようにするために設けられるものである。
そして、上記延設、1J32a〜32fは、スパッター
SiO法により形成される層間絶縁膜の平I′1を状態
を実現させるために必要とされる例えば5μm以下の幅
になるように形成され、かつできるだけ本数を多くする
ため内部回路での最小配線間隔と同じ例えば35μmの
ような間隔をおいて平行に形成されている。
SiO法により形成される層間絶縁膜の平I′1を状態
を実現させるために必要とされる例えば5μm以下の幅
になるように形成され、かつできるだけ本数を多くする
ため内部回路での最小配線間隔と同じ例えば35μmの
ような間隔をおいて平行に形成されている。
これによって、この実施例のポンディングパッドにおい
ては、各層間の接触がパッド部31ではなり、延設線部
32で行なわれるようになる。fなわち、背景技術のと
ころで説明したように、スパッターSiO法により層間
絶縁膜を形成するようにした場合1面積の大きなポンデ
ィングパッドは、その縁部(約5μff1ll府)を除
いた中央部分の上に、第2図に示すように配線L1〜e
3上よりも1°1いに!3縁膜2が形成されてしまう、
そのため5配線部分に合わせてコンタクトホール形成の
ため絶縁膜2をエツチングすると、パッド中央部の絶縁
膜が完全に除去されず残ってしまう。しかし、この実施
例では、パッド部31の外側に5μm幅以下の’4 #
線32a〜32fが殺げられているため、この延設線3
2a〜32f上にはスパッタリングにより配線上と同じ
比較的薄い層間絶縁膜が形成されることになる。そのた
ぬ、この延設線部32上の絶縁膜は回路の配線部に合わ
せてエツチングするだゆで完全に除去することができろ
。その結果、ポンディングパッド3の各導電層3a〜3
Cは、第5図に示すように、延設線部32にて層間の接
触が行なわれるようになるのである。
ては、各層間の接触がパッド部31ではなり、延設線部
32で行なわれるようになる。fなわち、背景技術のと
ころで説明したように、スパッターSiO法により層間
絶縁膜を形成するようにした場合1面積の大きなポンデ
ィングパッドは、その縁部(約5μff1ll府)を除
いた中央部分の上に、第2図に示すように配線L1〜e
3上よりも1°1いに!3縁膜2が形成されてしまう、
そのため5配線部分に合わせてコンタクトホール形成の
ため絶縁膜2をエツチングすると、パッド中央部の絶縁
膜が完全に除去されず残ってしまう。しかし、この実施
例では、パッド部31の外側に5μm幅以下の’4 #
線32a〜32fが殺げられているため、この延設線3
2a〜32f上にはスパッタリングにより配線上と同じ
比較的薄い層間絶縁膜が形成されることになる。そのた
ぬ、この延設線部32上の絶縁膜は回路の配線部に合わ
せてエツチングするだゆで完全に除去することができろ
。その結果、ポンディングパッド3の各導電層3a〜3
Cは、第5図に示すように、延設線部32にて層間の接
触が行なわれるようになるのである。
さらに、このようにして延設線部32に、て層間の接触
のなされたポンディングパッド3に対する配線りの接続
は、6導t(、f、層3a〜3Cのいずれか一層の延設
@ 32 a〜32fに対して、第4図に示すごとくこ
れらと交叉するように、配線りと連続された接続部L
aを形成することによってなされる。
のなされたポンディングパッド3に対する配線りの接続
は、6導t(、f、層3a〜3Cのいずれか一層の延設
@ 32 a〜32fに対して、第4図に示すごとくこ
れらと交叉するように、配線りと連続された接続部L
aを形成することによってなされる。
なお、上記実施例では、延設線部32と)(ノド補強部
とを兼ねるようにしているが、これに限定されるもので
はなく、第6図に示すように、補強部33とは別個に各
導電層3a〜3Cから延設線32a〜32Cを突出させ
てこれらを12!!続させることによってパッドの層間
の接触を図るようにしてもよい。ただし、前記実施例の
ととく延設線部32と補強部33とヲ順ねさせるように
した場合には、従来のパッドの占有面積を全く増大させ
ることなく眉間を確実に接触させることができる。
とを兼ねるようにしているが、これに限定されるもので
はなく、第6図に示すように、補強部33とは別個に各
導電層3a〜3Cから延設線32a〜32Cを突出させ
てこれらを12!!続させることによってパッドの層間
の接触を図るようにしてもよい。ただし、前記実施例の
ととく延設線部32と補強部33とヲ順ねさせるように
した場合には、従来のパッドの占有面積を全く増大させ
ることなく眉間を確実に接触させることができる。
なお、上記延設線部32は、前記実施例のよう罠ストラ
イプ状にする代わりに、5μm以下の線の格子状とした
り、あるいはメツシュ状に構成することも可能であろう
また。実施例では現在のスパッターSiO法によるデポ
ジション技術から。
イプ状にする代わりに、5μm以下の線の格子状とした
り、あるいはメツシュ状に構成することも可能であろう
また。実施例では現在のスパッターSiO法によるデポ
ジション技術から。
延設線の幅を5μm以下と決定したが、線の町はこのよ
うな数値に限定されるものではなく、デポジション技術
との関係で任意に決定できることは勿論である。
うな数値に限定されるものではなく、デポジション技術
との関係で任意に決定できることは勿論である。
主電極部たるパッド部の外側にパッド部から突出1°ろ
ように比較的幅の狭い延設線を各導η11層ごとに形成
して、この延設線の部分にて各導電層間の接触を図るよ
5忙することにより、パッド部では各導電層間を接触さ
せなくて済むようになるという作用で、スパッターSi
O法による平滑な層間絶縁膜を形成させても、配線部に
は何らエツチングによる悪影響を与えることなくパッド
の各導電眉間を確実に接触させることができる。
ように比較的幅の狭い延設線を各導η11層ごとに形成
して、この延設線の部分にて各導電層間の接触を図るよ
5忙することにより、パッド部では各導電層間を接触さ
せなくて済むようになるという作用で、スパッターSi
O法による平滑な層間絶縁膜を形成させても、配線部に
は何らエツチングによる悪影響を与えることなくパッド
の各導電眉間を確実に接触させることができる。
また、パッド部から突設させた延設線にて内部回路の配
線とパッドとを接続させ、補強部を1j℃ねさせるよう
にすることにより、補強部と延設線とを別個にパッド部
から外側に突設させる必要がなくなるという作用で、パ
ッドの占有面積を増大させることなく導電層間を接触さ
せることができろという効果がある。
線とパッドとを接続させ、補強部を1j℃ねさせるよう
にすることにより、補強部と延設線とを別個にパッド部
から外側に突設させる必要がなくなるという作用で、パ
ッドの占有面積を増大させることなく導電層間を接触さ
せることができろという効果がある。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが1本発明は上記実hm例に限定され
るものではなく、その要旨を通説しない範囲で種々変更
可能であることはいうまでもない。
具体的に説明したが1本発明は上記実hm例に限定され
るものではなく、その要旨を通説しない範囲で種々変更
可能であることはいうまでもない。
例えはポンディングパッドが3層構造のものにだけでな
く、2層構造のものあるいは4層以上のものにも適用す
ることができる。なお、上記説明では、第1層目Akパ
ッドが紙板に1(し接接続されている場合についてのべ
たが、上記A、6バンドが第1層絶縁膜上にある場合に
も当然適用できろう〔利用分野〕 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である半導体装置の!極技
術について説明したが、それに限定されるものではなく
、たとえば、配線基板における電極技術などにも適用で
きる。
く、2層構造のものあるいは4層以上のものにも適用す
ることができる。なお、上記説明では、第1層目Akパ
ッドが紙板に1(し接接続されている場合についてのべ
たが、上記A、6バンドが第1層絶縁膜上にある場合に
も当然適用できろう〔利用分野〕 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である半導体装置の!極技
術について説明したが、それに限定されるものではなく
、たとえば、配線基板における電極技術などにも適用で
きる。
すなわち本発明はpなくとも層間絶縁膜の形成処スパッ
ターSiO法の如き成膜特性を有するものを用いている
ものには適用できろう また、本発明は、半導体装置のみでなく、一般に多層配
線を有する電子装置等へも適用できることはいうまでも
ない。
ターSiO法の如き成膜特性を有するものを用いている
ものには適用できろう また、本発明は、半導体装置のみでなく、一般に多層配
線を有する電子装置等へも適用できることはいうまでも
ない。
体内I;板のalt面図、
第2図はスバlターSiO法による配線部とパッド部の
層間絶縁1漢の違いを示す断面図、第3図はポンディン
グパッドの栂成例を示jtJit面図。
層間絶縁1漢の違いを示す断面図、第3図はポンディン
グパッドの栂成例を示jtJit面図。
第4図は本発明の一実施例を示すボンディングバンドの
乎゛\面図、 第5図は第4図におけるv−■腺に沿った断面図。
乎゛\面図、 第5図は第4図におけるv−■腺に沿った断面図。
第6図は本発明の他の実施例を示す平面+′:J、+で
ある。
ある。
1用半導体基板、2,2a、2b・・・渣IN+絶縁膜
。
。
3・・・電極装置(ポンディングパッド)、33〜3c
・・・導を層、31 ・・・主tti部(パッド部)、
32a〜32f・・・gp線、33・・・補強部。
・・・導を層、31 ・・・主tti部(パッド部)、
32a〜32f・・・gp線、33・・・補強部。
Claims (1)
- 1.2層以上の導電層によって形成される電極構造を有
し、主電極部の外側に該主電極部から突出する比較的幅
の狭い延設線を各電導層ごとに形成し、該延設線の部分
にて各導電層間の接触を図るようにした電極構造を有す
る電子装置。 2、上記主1!極部が半導体チップ上に形成されたポン
ディングパッドであることを特徴とする特訂鎮求の範囲
第1項記載の電子装置。 3、上記延設線が、上記ポンディングパッドに般けられ
る補強部を兼ねるように形成されてなることを特徴とす
る特許請求の範囲第2項記載の電子装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12766383A JPS6020523A (ja) | 1983-07-15 | 1983-07-15 | 電子装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12766383A JPS6020523A (ja) | 1983-07-15 | 1983-07-15 | 電子装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6020523A true JPS6020523A (ja) | 1985-02-01 |
Family
ID=14965642
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12766383A Pending JPS6020523A (ja) | 1983-07-15 | 1983-07-15 | 電子装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6020523A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62228503A (ja) * | 1986-03-29 | 1987-10-07 | 日本地下水開発株式会社 | 無散水消雪方法 |
-
1983
- 1983-07-15 JP JP12766383A patent/JPS6020523A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62228503A (ja) * | 1986-03-29 | 1987-10-07 | 日本地下水開発株式会社 | 無散水消雪方法 |
JPH0353407B2 (ja) * | 1986-03-29 | 1991-08-15 | Nippon Chikasui Kaihatsu Kk |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2964537B2 (ja) | 半導体装置およびその製造方法 | |
JPS5967649A (ja) | 多層配線の製造方法 | |
JPH0963847A (ja) | インダクタ素子及びその製造方法 | |
JPS6020523A (ja) | 電子装置 | |
JPS58184741A (ja) | 半導体装置の製造方法 | |
JPS58191451A (ja) | 集積回路の電気接触用孔への相互接続線の位置決め形成方法 | |
JPH061795B2 (ja) | 多層配線構造体 | |
JP2000357708A (ja) | ボンディングパッド構造とその製法 | |
JPH05343613A (ja) | 集積回路装置 | |
JPH10321623A (ja) | 半導体装置及びその製造方法 | |
JPS62137853A (ja) | 多層配線の形成方法 | |
JPS62155537A (ja) | 半導体装置の製造方法 | |
JPH10154808A (ja) | 半導体装置およびその製造方法 | |
JPH0456239A (ja) | 半導体装置 | |
JPH0462855A (ja) | 半導体装置およびその製造方法 | |
JPS60113444A (ja) | 多層配線構造 | |
JPS61239646A (ja) | 多層配線の形成方法 | |
JPH0214525A (ja) | 半導体集積回路の製造方法 | |
JPS58110055A (ja) | 半導体装置 | |
JPS6015948A (ja) | 半導体装置の製造法 | |
JPH0936222A (ja) | 半導体装置及びその製造方法 | |
JPH06125012A (ja) | 半導体装置の配線構造 | |
JPS5886744A (ja) | 半導体集積回路装置 | |
JPS62271453A (ja) | 半導体素子の製造方法 | |
JPS6149439A (ja) | 半導体装置の製造方法 |