JPH10154808A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH10154808A JPH10154808A JP31363796A JP31363796A JPH10154808A JP H10154808 A JPH10154808 A JP H10154808A JP 31363796 A JP31363796 A JP 31363796A JP 31363796 A JP31363796 A JP 31363796A JP H10154808 A JPH10154808 A JP H10154808A
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- Japan
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- semiconductor device
- wiring
- gate electrode
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- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】本発明は、絶縁ゲート型トランジスタ構造を有
するＬＳＩの製造において、プラズマエッチングプロセ
スによる破損や破壊からゲート酸化膜を保護できるよう
にすることを最も主要な特徴とする。 【解決手段】たとえば、ゲート電極１４を形成した後
の、ＣＶＤ−ＳｉＯ2 膜１６に、不純物拡散層１５につ
ながる拡散層コンタクト１７、ならびに、ゲート電極１
４につながる電極コンタクト１８、１ＡＬ１９、Ｖｉａ
２０、および、２ＡＬ２１を形成する。また、１ＡＬ１
９を形成すると同時にダミー配線３１…を、Ｖｉａ２０
を形成すると同時にダミーＶｉａ３３…、それぞれを形
成する。こうして、ダミー配線３１…およびダミーＶｉ
ａ３３…によりプラズマブメージを分散させることで、
１ＡＬ１９およびＶｉａ２０の形成時のゲート酸化膜１
３のプラズマエッチングによるダメージを軽減する構成
とされている。
するＬＳＩの製造において、プラズマエッチングプロセ
スによる破損や破壊からゲート酸化膜を保護できるよう
にすることを最も主要な特徴とする。 【解決手段】たとえば、ゲート電極１４を形成した後
の、ＣＶＤ−ＳｉＯ2 膜１６に、不純物拡散層１５につ
ながる拡散層コンタクト１７、ならびに、ゲート電極１
４につながる電極コンタクト１８、１ＡＬ１９、Ｖｉａ
２０、および、２ＡＬ２１を形成する。また、１ＡＬ１
９を形成すると同時にダミー配線３１…を、Ｖｉａ２０
を形成すると同時にダミーＶｉａ３３…、それぞれを形
成する。こうして、ダミー配線３１…およびダミーＶｉ
ａ３３…によりプラズマブメージを分散させることで、
１ＡＬ１９およびＶｉａ２０の形成時のゲート酸化膜１
３のプラズマエッチングによるダメージを軽減する構成
とされている。
Description
【０００１】
【発明の属する技術分野】この発明は、絶縁ゲート型ト
ランジスタを有する半導体装置およびその製造方法に関
するもので、特に、プラズマエッチングプロセスによる
多層配線の形成などに用いられるものである。
ランジスタを有する半導体装置およびその製造方法に関
するもので、特に、プラズマエッチングプロセスによる
多層配線の形成などに用いられるものである。
【０００２】
【従来の技術】近年、半導体装置の製造の分野において
は、たとえば、ＬＳＩの微細化にともなってゲート酸化
膜の薄膜化が図られている。しかしながら、ゲート電極
とのコンタクト孔、ＡＬ配線、および、Ｖｉａホールな
どの形成にプラズマエッチングプロセスを多用するＬＳ
Ｉにあっては、ゲート酸化膜の薄膜化が、プラズマによ
るゲート酸化膜の損傷あるいは破壊といった問題をます
ます大きくする要因となっていた。
は、たとえば、ＬＳＩの微細化にともなってゲート酸化
膜の薄膜化が図られている。しかしながら、ゲート電極
とのコンタクト孔、ＡＬ配線、および、Ｖｉａホールな
どの形成にプラズマエッチングプロセスを多用するＬＳ
Ｉにあっては、ゲート酸化膜の薄膜化が、プラズマによ
るゲート酸化膜の損傷あるいは破壊といった問題をます
ます大きくする要因となっていた。
【０００３】図３は、プラズマエッチングプロセスを用
いて製造されるＬＳＩの概略構成を示すものである。た
とえば、このＬＳＩは、半導体基板１０１上にフィール
ド酸化膜１０２およびゲート酸化膜（ここでは、ＳｉＯ
2 ）１０３が形成されている。そして、これらフィール
ド酸化膜１０２およびゲート酸化膜１０３上に、ＷやＣ
などの導電性材料を用いてなるゲート電極１０４が形成
されている。
いて製造されるＬＳＩの概略構成を示すものである。た
とえば、このＬＳＩは、半導体基板１０１上にフィール
ド酸化膜１０２およびゲート酸化膜（ここでは、ＳｉＯ
2 ）１０３が形成されている。そして、これらフィール
ド酸化膜１０２およびゲート酸化膜１０３上に、ＷやＣ
などの導電性材料を用いてなるゲート電極１０４が形成
されている。
【０００４】また、このゲート電極１０４の形成位置を
除く、上記ゲート酸化膜１０３の直下には、ソース／ド
レインとなる不純物拡散層１０５が形成されている。さ
らに、層間膜となるリンあるいはボロンを含むＣＶＤ−
ＳｉＯ2 膜１０６に対して、上記拡散層１０５につなが
る拡散層コンタクト１０７、ならびに、上記ゲート電極
１０４につながる電極コンタクト１０８、１層目のＡＬ
配線（１ＡＬ）１０９、Ｖｉａ１１０、および、２層目
のＡＬ配線（２ＡＬ）１１１が、プラズマエッチングプ
ロセスなどによりそれぞれ形成されて、多層配線構造を
有する絶縁ゲート型トランジスタが構成されている。
除く、上記ゲート酸化膜１０３の直下には、ソース／ド
レインとなる不純物拡散層１０５が形成されている。さ
らに、層間膜となるリンあるいはボロンを含むＣＶＤ−
ＳｉＯ2 膜１０６に対して、上記拡散層１０５につなが
る拡散層コンタクト１０７、ならびに、上記ゲート電極
１０４につながる電極コンタクト１０８、１層目のＡＬ
配線（１ＡＬ）１０９、Ｖｉａ１１０、および、２層目
のＡＬ配線（２ＡＬ）１１１が、プラズマエッチングプ
ロセスなどによりそれぞれ形成されて、多層配線構造を
有する絶縁ゲート型トランジスタが構成されている。
【０００５】図４は、上記したＬＳＩのゲート酸化膜を
評価した結果について示すものである。この図からも明
らかなように、アンテナ比（ＳｉＯ2 膜の面積に対する
開口面積またはＳｉＯ2 膜の面積に対する配線の周辺
長）の合計が１０００倍程度にまでなると、ＳｉＯ2 膜
の歩留りが著しく劣化し始めるのがわかる。
評価した結果について示すものである。この図からも明
らかなように、アンテナ比（ＳｉＯ2 膜の面積に対する
開口面積またはＳｉＯ2 膜の面積に対する配線の周辺
長）の合計が１０００倍程度にまでなると、ＳｉＯ2 膜
の歩留りが著しく劣化し始めるのがわかる。
【０００６】このように、従来のプラズマエッチングプ
ロセスを用いて製造されるＬＳＩにおいては、アンテナ
比が高くなると、それにともなってゲート酸化膜の歩留
りが低下するという不具合があった。
ロセスを用いて製造されるＬＳＩにおいては、アンテナ
比が高くなると、それにともなってゲート酸化膜の歩留
りが低下するという不具合があった。
【０００７】このため、ゲート酸化膜の薄膜化が進につ
れ、ゲート酸化膜に対するプラズマエッチングダメージ
はより大きくなり、プラズマによるゲート酸化膜の損傷
あるいは破壊といった問題はより深刻なものとなる。
れ、ゲート酸化膜に対するプラズマエッチングダメージ
はより大きくなり、プラズマによるゲート酸化膜の損傷
あるいは破壊といった問題はより深刻なものとなる。
【０００８】
【発明が解決しようとする課題】上記したように、従来
においては、ゲート酸化膜の薄膜化が進むと、プラズマ
によるゲート酸化膜の損傷あるいは破壊といった問題が
ますます大きくなるという問題があった。
においては、ゲート酸化膜の薄膜化が進むと、プラズマ
によるゲート酸化膜の損傷あるいは破壊といった問題が
ますます大きくなるという問題があった。
【０００９】そこで、この発明は、絶縁膜が薄膜化され
ても、絶縁膜の歩留りが低下するのを防止でき、高信頼
性を維持することが可能な半導体装置およびその製造方
法を提供することを目的としている。
ても、絶縁膜の歩留りが低下するのを防止でき、高信頼
性を維持することが可能な半導体装置およびその製造方
法を提供することを目的としている。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置にあっては、半導体基板上
に絶縁膜を介してゲート電極が形成されてなる絶縁ゲー
ト型トランジスタ構造を有するものにおいて、１つのト
ランジスタに対して、少なくとも、前記ゲート電極とは
別に、ダミーのゲート電極パターンを設けてなる構成と
されている。
めに、この発明の半導体装置にあっては、半導体基板上
に絶縁膜を介してゲート電極が形成されてなる絶縁ゲー
ト型トランジスタ構造を有するものにおいて、１つのト
ランジスタに対して、少なくとも、前記ゲート電極とは
別に、ダミーのゲート電極パターンを設けてなる構成と
されている。
【００１１】また、この発明の半導体装置にあっては、
半導体基板上に絶縁膜を介してゲート電極が形成されて
なる絶縁ゲート型トランジスタ構造を有するものにおい
て、１つのトランジスタに対して、少なくとも、前記ゲ
ート電極につながる電極コンタクトとは別に、ダミーの
電極コンタクトパターンを設けてなる構成とされてい
る。
半導体基板上に絶縁膜を介してゲート電極が形成されて
なる絶縁ゲート型トランジスタ構造を有するものにおい
て、１つのトランジスタに対して、少なくとも、前記ゲ
ート電極につながる電極コンタクトとは別に、ダミーの
電極コンタクトパターンを設けてなる構成とされてい
る。
【００１２】また、この発明の半導体装置にあっては、
半導体基板上に絶縁膜を介してゲート電極が形成されて
なる絶縁ゲート型トランジスタ構造を有するものにおい
て、１つのトランジスタに対して、少なくとも、前記ゲ
ート電極につながる配線とは別に、ダミーの配線パター
ンを設けてなる構成とされている。
半導体基板上に絶縁膜を介してゲート電極が形成されて
なる絶縁ゲート型トランジスタ構造を有するものにおい
て、１つのトランジスタに対して、少なくとも、前記ゲ
ート電極につながる配線とは別に、ダミーの配線パター
ンを設けてなる構成とされている。
【００１３】さらに、この発明の半導体装置の製造方法
にあっては、半導体基板上に絶縁膜を介してゲート電極
が形成されてなる絶縁ゲート型トランジスタ構造を有す
る半導体装置を製造する場合において、プラズマエッチ
ングにより、前記絶縁膜にプラズマダメージが生じるの
を防ぐためのダミーパターンを形成するようになってい
る。
にあっては、半導体基板上に絶縁膜を介してゲート電極
が形成されてなる絶縁ゲート型トランジスタ構造を有す
る半導体装置を製造する場合において、プラズマエッチ
ングにより、前記絶縁膜にプラズマダメージが生じるの
を防ぐためのダミーパターンを形成するようになってい
る。
【００１４】この発明の半導体装置およびその製造方法
によれば、アンテナ比が高くても、絶縁膜のプラズマエ
ッチングダメージを軽減できるようになる。これによ
り、薄膜化の進む絶縁膜を、プラズマによる損傷あるい
は破壊から保護することが可能となるものである。
によれば、アンテナ比が高くても、絶縁膜のプラズマエ
ッチングダメージを軽減できるようになる。これによ
り、薄膜化の進む絶縁膜を、プラズマによる損傷あるい
は破壊から保護することが可能となるものである。
【００１５】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、本発明の実施の
一形態にかかる、ＬＳＩの構成を概略的に示すものであ
る。
いて図面を参照して説明する。図１は、本発明の実施の
一形態にかかる、ＬＳＩの構成を概略的に示すものであ
る。
【００１６】たとえば、このＬＳＩは、半導体基板１１
上にＳｉＯ2 膜からなるフィールド酸化膜１２およびゲ
ート酸化膜（絶縁膜）１３が形成されている。そして、
これらフィールド酸化膜１２およびゲート酸化膜１３上
に、ＷやＣなどの導電性材料を用いてなるゲート電極１
４が形成されている。
上にＳｉＯ2 膜からなるフィールド酸化膜１２およびゲ
ート酸化膜（絶縁膜）１３が形成されている。そして、
これらフィールド酸化膜１２およびゲート酸化膜１３上
に、ＷやＣなどの導電性材料を用いてなるゲート電極１
４が形成されている。
【００１７】また、このゲート電極１４の形成位置を除
く、上記基板１１の表面には、上記ゲート酸化膜１３を
介して不純物が導入されて、ソース／ドレインとなる不
純物拡散層１５が形成されている。
く、上記基板１１の表面には、上記ゲート酸化膜１３を
介して不純物が導入されて、ソース／ドレインとなる不
純物拡散層１５が形成されている。
【００１８】さらに、層間膜となるリンあるいはボロン
を含むＣＶＤ−ＳｉＯ2 膜１６に対して、上記拡散層１
５につながる拡散層コンタクト１７、ならびに、上記ゲ
ート電極１４につながる電極コンタクト１８、１層目の
ＡＬ配線（１ＡＬ）１９、Ｖｉａ（配線コンタクト）２
０、および、２層目のＡＬ配線（２ＡＬ）２１が、プラ
ズマエッチングプロセスなどによりそれぞれ形成され
て、多層配線構造を有する絶縁ゲート型トランジスタが
構成されている。
を含むＣＶＤ−ＳｉＯ2 膜１６に対して、上記拡散層１
５につながる拡散層コンタクト１７、ならびに、上記ゲ
ート電極１４につながる電極コンタクト１８、１層目の
ＡＬ配線（１ＡＬ）１９、Ｖｉａ（配線コンタクト）２
０、および、２層目のＡＬ配線（２ＡＬ）２１が、プラ
ズマエッチングプロセスなどによりそれぞれ形成され
て、多層配線構造を有する絶縁ゲート型トランジスタが
構成されている。
【００１９】また、ＣＶＤ−ＳｉＯ2 膜１６には、１つ
のトランジスタに対して、少なくとも上記１ＡＬ１９の
面積密度が一定となるように、複数のダミー配線（ダミ
ーの配線パターン）３１…が形成されている。これらダ
ミー配線３１…は、たとえば、上記１ＡＬ１９の形成と
同時に行われるようになっている。
のトランジスタに対して、少なくとも上記１ＡＬ１９の
面積密度が一定となるように、複数のダミー配線（ダミ
ーの配線パターン）３１…が形成されている。これらダ
ミー配線３１…は、たとえば、上記１ＡＬ１９の形成と
同時に行われるようになっている。
【００２０】そして、各ダミー配線３１…は、コンタク
ト３２をそれぞれ介して、上記基板１１に接続されてい
る。さらに、上記各ダミー配線３１…上には、１つのト
ランジスタに対して、少なくとも上記１ＡＬ１９と他の
配線（ここでは、２ＡＬ２１）との接続のためのＶｉａ
２０の面積密度が一定となるように、複数のダミーＶｉ
ａ（ダミーの配線コンタクトパターン）３３…が形成さ
れている。これらダミーＶｉａ３３…のそれぞれは、た
とえば、上記Ｖｉａ２０の形成と同時に行われるように
なっている。
ト３２をそれぞれ介して、上記基板１１に接続されてい
る。さらに、上記各ダミー配線３１…上には、１つのト
ランジスタに対して、少なくとも上記１ＡＬ１９と他の
配線（ここでは、２ＡＬ２１）との接続のためのＶｉａ
２０の面積密度が一定となるように、複数のダミーＶｉ
ａ（ダミーの配線コンタクトパターン）３３…が形成さ
れている。これらダミーＶｉａ３３…のそれぞれは、た
とえば、上記Ｖｉａ２０の形成と同時に行われるように
なっている。
【００２１】このような構成のＬＳＩによれば、少なく
とも、上記１ＡＬ１９、および、上記Ｖｉａ２０を形成
する際の、プラズマエッチングプロセスでのプラズマに
よる上記ゲート酸化膜１３へのダメージを、上記ダミー
Ｖｉａ３３…および上記ダミー配線３１…により分散で
きるとともに、該プラズマを上記コンタクト３２を介し
て上記基板１１に逃がすことが可能となる。
とも、上記１ＡＬ１９、および、上記Ｖｉａ２０を形成
する際の、プラズマエッチングプロセスでのプラズマに
よる上記ゲート酸化膜１３へのダメージを、上記ダミー
Ｖｉａ３３…および上記ダミー配線３１…により分散で
きるとともに、該プラズマを上記コンタクト３２を介し
て上記基板１１に逃がすことが可能となる。
【００２２】したがって、たとえＬＳＩのアンテナ比が
高くなったとしても、ゲート酸化膜１３のプラズマエッ
チングによるダメージを十分に軽減できるようになる。
図２は、上記したＬＳＩのゲート酸化膜１３を評価した
結果について示すものである。
高くなったとしても、ゲート酸化膜１３のプラズマエッ
チングによるダメージを十分に軽減できるようになる。
図２は、上記したＬＳＩのゲート酸化膜１３を評価した
結果について示すものである。
【００２３】この図からも明らかなように、上記ダミー
Ｖｉａ３３…および上記ダミー配線３１…を形成するこ
とにより、アンテナ比が１００００倍以上になるまで、
ゲート酸化膜１３の歩留りが劣化しないのがわかる。
Ｖｉａ３３…および上記ダミー配線３１…を形成するこ
とにより、アンテナ比が１００００倍以上になるまで、
ゲート酸化膜１３の歩留りが劣化しないのがわかる。
【００２４】このように、ゲート酸化膜１３のプラズマ
エッチングによるダメージを軽減できるようになり、薄
膜化の進むゲート酸化膜１３を、プラズマによる損傷あ
るいは破壊から保護することが可能となるものである。
エッチングによるダメージを軽減できるようになり、薄
膜化の進むゲート酸化膜１３を、プラズマによる損傷あ
るいは破壊から保護することが可能となるものである。
【００２５】上記したように、アンテナ比が高くても、
ゲート酸化膜のプラズマエッチングダメージを軽減でき
るようにしている。すなわち、ゲート酸化膜にプラズマ
ダメージが生じるのを防ぐためのダミーパターンを形成
するようにしている。これにより、プラズマダメージを
分散できるようになるため、薄膜化の進むゲート酸化膜
を、プラズマによる損傷あるいは破壊から保護すること
が可能となる。したがって、ゲート酸化膜が薄膜化され
ても、ゲート酸化膜の歩留りを向上でき、高信頼性のＬ
ＳＩを提供できるようになるものである。
ゲート酸化膜のプラズマエッチングダメージを軽減でき
るようにしている。すなわち、ゲート酸化膜にプラズマ
ダメージが生じるのを防ぐためのダミーパターンを形成
するようにしている。これにより、プラズマダメージを
分散できるようになるため、薄膜化の進むゲート酸化膜
を、プラズマによる損傷あるいは破壊から保護すること
が可能となる。したがって、ゲート酸化膜が薄膜化され
ても、ゲート酸化膜の歩留りを向上でき、高信頼性のＬ
ＳＩを提供できるようになるものである。
【００２６】なお、上記した本発明の実施の一形態にお
いては、１ＡＬおよびＶｉａに対するダミーパターンを
形成するようにした場合について説明したが、これに限
らず、たとえばゲート電極のダミーパターン（ダミーの
ゲート電極パターン）、または、ゲート電極につながる
電極コンタクトのダミーパターン（ダミーの電極コンタ
クトパターン）や、２ＡＬのダミーパターン（ダミーの
配線パターン）、もしくは、拡散層コンタクトのダミー
パターンを形成することも同様に可能である。
いては、１ＡＬおよびＶｉａに対するダミーパターンを
形成するようにした場合について説明したが、これに限
らず、たとえばゲート電極のダミーパターン（ダミーの
ゲート電極パターン）、または、ゲート電極につながる
電極コンタクトのダミーパターン（ダミーの電極コンタ
クトパターン）や、２ＡＬのダミーパターン（ダミーの
配線パターン）、もしくは、拡散層コンタクトのダミー
パターンを形成することも同様に可能である。
【００２７】また、１ＡＬと２ＡＬとからなる二層配線
に限らず、たとえば、三層以上の配線構造を有するもの
にも適用できる。また、ゲート電極の材料としては、Ｗ
やＣ以外の導電性材料を用いることも可能である。
に限らず、たとえば、三層以上の配線構造を有するもの
にも適用できる。また、ゲート電極の材料としては、Ｗ
やＣ以外の導電性材料を用いることも可能である。
【００２８】また、層間膜としては、ＣＶＤ−ＳｉＯ2
膜以外のＰＳＧやＢＰＳＧなども利用できる。さらに、
ダミーパターンの大きさや形状、および、その個数など
については何ら制限されないものである。その他、この
発明の要旨を変えない範囲において、種々変形実施可能
なことは勿論である。
膜以外のＰＳＧやＢＰＳＧなども利用できる。さらに、
ダミーパターンの大きさや形状、および、その個数など
については何ら制限されないものである。その他、この
発明の要旨を変えない範囲において、種々変形実施可能
なことは勿論である。
【００２９】
【発明の効果】以上、詳述したようにこの発明によれ
ば、絶縁膜が薄膜化されても、絶縁膜の歩留りが低下す
るのを防止でき、高信頼性を維持することが可能な半導
体装置およびその製造方法を提供できる。
ば、絶縁膜が薄膜化されても、絶縁膜の歩留りが低下す
るのを防止でき、高信頼性を維持することが可能な半導
体装置およびその製造方法を提供できる。
【図１】この発明の実施の一形態にかかる、ＬＳＩの構
成を示す概略図。
成を示す概略図。
【図２】同じく、ＬＳＩのゲート酸化膜を評価した結果
について示す概略図。
について示す概略図。
【図３】従来技術とその問題点を説明するために示す、
ＬＳＩの概略構成図。
ＬＳＩの概略構成図。
【図４】同じく、従来のＬＳＩのゲート酸化膜を評価し
た結果について示す概略図。
た結果について示す概略図。
１１…半導体基板 １２…フィールド酸化膜 １３…ゲート酸化膜 １４…ゲート電極 １５…不純物拡散層 １６…ＣＶＤ−ＳｉＯ2 膜 １７…拡散層コンタクト １８…電極コンタクト １９…１ＡＬ ２０…Ｖｉａ ２１…２ＡＬ ３１…ダミー配線 ３２…コンタクト ３３…ダミーＶｉａ
Claims (11)
- 【請求項１】 半導体基板上に絶縁膜を介してゲート電
極が形成されてなる絶縁ゲート型トランジスタ構造を有
する半導体装置において、 １つのトランジスタに対して、少なくとも、前記ゲート
電極とは別に、ダミーのゲート電極パターンを設けてな
ることを特徴とする半導体装置。 - 【請求項２】 半導体基板上に絶縁膜を介してゲート電
極が形成されてなる絶縁ゲート型トランジスタ構造を有
する半導体装置において、 １つのトランジスタに対して、少なくとも、前記ゲート
電極につながる電極コンタクトとは別に、ダミーの電極
コンタクトパターンを設けてなることを特徴とする半導
体装置。 - 【請求項３】 半導体基板上に絶縁膜を介してゲート電
極が形成されてなる絶縁ゲート型トランジスタ構造を有
する半導体装置において、 １つのトランジスタに対して、少なくとも、前記ゲート
電極につながる配線とは別に、ダミーの配線パターンを
設けてなることを特徴とする半導体装置。 - 【請求項４】 前記ダミーの配線パターンには、さら
に、前記配線と他の配線とを接続するための配線コンタ
クトとは別の、ダミーの配線コンタクトパターンが設け
られることを特徴とする請求項３に記載の半導体装置。 - 【請求項５】 前記ダミーの各パターンは、前記半導体
基板に接続されていることを特徴とする請求項１、２、
３または４のいずれかに記載の半導体装置。 - 【請求項６】 半導体基板上に絶縁膜を介してゲート電
極が形成されてなる絶縁ゲート型トランジスタ構造を有
する半導体装置の製造方法において、 プラズマエッチングにより、前記絶縁膜にプラズマダメ
ージが生じるのを防ぐためのダミーパターンを形成する
ようにしたことを特徴とする半導体装置の製造方法。 - 【請求項７】 前記ダミーパターンは、１つのトランジ
スタに対して、少なくとも、前記ゲート電極の面積密度
が一定となるように形成されるゲート電極パターンであ
ることを特徴とする請求項６に記載の半導体装置の製造
方法。 - 【請求項８】 前記ダミーパターンは、１つのトランジ
スタに対して、少なくとも、前記ゲート電極につながる
電極コンタクトの面積密度が一定となるように形成され
る電極コンタクトパターンであることを特徴とする請求
項６に記載の半導体装置の製造方法。 - 【請求項９】 前記ダミーパターンは、１つのトランジ
スタに対して、少なくとも、前記ゲート電極につながる
配線の面積密度が一定となるように形成される配線パタ
ーンであることを特徴とする請求項６に記載の半導体装
置の製造方法。 - 【請求項１０】 前記ダミーパターンは、１つのトラン
ジスタに対して、少なくとも、前記ゲート電極につなが
る配線と他の配線とを接続するための配線コンタクトの
面積密度が一定となるように形成される配線コンタクト
パターンであることを特徴とする請求項６に記載の半導
体装置の製造方法。 - 【請求項１１】 前記ダミーパターンは、前記半導体基
板に接続されていることを特徴とする請求項６、７、
８、９または１０のいずれかに記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31363796A JPH10154808A (ja) | 1996-11-25 | 1996-11-25 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31363796A JPH10154808A (ja) | 1996-11-25 | 1996-11-25 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10154808A true JPH10154808A (ja) | 1998-06-09 |
Family
ID=18043723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31363796A Pending JPH10154808A (ja) | 1996-11-25 | 1996-11-25 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10154808A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1030367A2 (de) * | 1999-02-19 | 2000-08-23 | Infineon Technologies AG | Integrierte Halbleiterschaltung mit stabilisierten Leiterbahnen |
| JP2001291773A (ja) * | 2000-04-05 | 2001-10-19 | Nec Corp | 回路設計方法および装置、情報記憶媒体、集積回路装置 |
| JP2007158004A (ja) * | 2005-12-05 | 2007-06-21 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
-
1996
- 1996-11-25 JP JP31363796A patent/JPH10154808A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1030367A2 (de) * | 1999-02-19 | 2000-08-23 | Infineon Technologies AG | Integrierte Halbleiterschaltung mit stabilisierten Leiterbahnen |
| EP1030367A3 (de) * | 1999-02-19 | 2003-05-02 | Infineon Technologies AG | Integrierte Halbleiterschaltung mit stabilisierten Leiterbahnen |
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