JPH10154808A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH10154808A JPH10154808A JP31363796A JP31363796A JPH10154808A JP H10154808 A JPH10154808 A JP H10154808A JP 31363796 A JP31363796 A JP 31363796A JP 31363796 A JP31363796 A JP 31363796A JP H10154808 A JPH10154808 A JP H10154808A
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- Japan
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- semiconductor device
- wiring
- gate electrode
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- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】本発明は、絶縁ゲート型トランジスタ構造を有
するLSIの製造において、プラズマエッチングプロセ
スによる破損や破壊からゲート酸化膜を保護できるよう
にすることを最も主要な特徴とする。 【解決手段】たとえば、ゲート電極14を形成した後
の、CVD−SiO2 膜16に、不純物拡散層15につ
ながる拡散層コンタクト17、ならびに、ゲート電極1
4につながる電極コンタクト18、1AL19、Via
20、および、2AL21を形成する。また、1AL1
9を形成すると同時にダミー配線31…を、Via20
を形成すると同時にダミーVia33…、それぞれを形
成する。こうして、ダミー配線31…およびダミーVi
a33…によりプラズマブメージを分散させることで、
1AL19およびVia20の形成時のゲート酸化膜1
3のプラズマエッチングによるダメージを軽減する構成
とされている。
するLSIの製造において、プラズマエッチングプロセ
スによる破損や破壊からゲート酸化膜を保護できるよう
にすることを最も主要な特徴とする。 【解決手段】たとえば、ゲート電極14を形成した後
の、CVD−SiO2 膜16に、不純物拡散層15につ
ながる拡散層コンタクト17、ならびに、ゲート電極1
4につながる電極コンタクト18、1AL19、Via
20、および、2AL21を形成する。また、1AL1
9を形成すると同時にダミー配線31…を、Via20
を形成すると同時にダミーVia33…、それぞれを形
成する。こうして、ダミー配線31…およびダミーVi
a33…によりプラズマブメージを分散させることで、
1AL19およびVia20の形成時のゲート酸化膜1
3のプラズマエッチングによるダメージを軽減する構成
とされている。
Description
【0001】
【発明の属する技術分野】この発明は、絶縁ゲート型ト
ランジスタを有する半導体装置およびその製造方法に関
するもので、特に、プラズマエッチングプロセスによる
多層配線の形成などに用いられるものである。
ランジスタを有する半導体装置およびその製造方法に関
するもので、特に、プラズマエッチングプロセスによる
多層配線の形成などに用いられるものである。
【0002】
【従来の技術】近年、半導体装置の製造の分野において
は、たとえば、LSIの微細化にともなってゲート酸化
膜の薄膜化が図られている。しかしながら、ゲート電極
とのコンタクト孔、AL配線、および、Viaホールな
どの形成にプラズマエッチングプロセスを多用するLS
Iにあっては、ゲート酸化膜の薄膜化が、プラズマによ
るゲート酸化膜の損傷あるいは破壊といった問題をます
ます大きくする要因となっていた。
は、たとえば、LSIの微細化にともなってゲート酸化
膜の薄膜化が図られている。しかしながら、ゲート電極
とのコンタクト孔、AL配線、および、Viaホールな
どの形成にプラズマエッチングプロセスを多用するLS
Iにあっては、ゲート酸化膜の薄膜化が、プラズマによ
るゲート酸化膜の損傷あるいは破壊といった問題をます
ます大きくする要因となっていた。
【0003】図3は、プラズマエッチングプロセスを用
いて製造されるLSIの概略構成を示すものである。た
とえば、このLSIは、半導体基板101上にフィール
ド酸化膜102およびゲート酸化膜(ここでは、SiO
2 )103が形成されている。そして、これらフィール
ド酸化膜102およびゲート酸化膜103上に、WやC
などの導電性材料を用いてなるゲート電極104が形成
されている。
いて製造されるLSIの概略構成を示すものである。た
とえば、このLSIは、半導体基板101上にフィール
ド酸化膜102およびゲート酸化膜(ここでは、SiO
2 )103が形成されている。そして、これらフィール
ド酸化膜102およびゲート酸化膜103上に、WやC
などの導電性材料を用いてなるゲート電極104が形成
されている。
【0004】また、このゲート電極104の形成位置を
除く、上記ゲート酸化膜103の直下には、ソース/ド
レインとなる不純物拡散層105が形成されている。さ
らに、層間膜となるリンあるいはボロンを含むCVD−
SiO2 膜106に対して、上記拡散層105につなが
る拡散層コンタクト107、ならびに、上記ゲート電極
104につながる電極コンタクト108、1層目のAL
配線(1AL)109、Via110、および、2層目
のAL配線(2AL)111が、プラズマエッチングプ
ロセスなどによりそれぞれ形成されて、多層配線構造を
有する絶縁ゲート型トランジスタが構成されている。
除く、上記ゲート酸化膜103の直下には、ソース/ド
レインとなる不純物拡散層105が形成されている。さ
らに、層間膜となるリンあるいはボロンを含むCVD−
SiO2 膜106に対して、上記拡散層105につなが
る拡散層コンタクト107、ならびに、上記ゲート電極
104につながる電極コンタクト108、1層目のAL
配線(1AL)109、Via110、および、2層目
のAL配線(2AL)111が、プラズマエッチングプ
ロセスなどによりそれぞれ形成されて、多層配線構造を
有する絶縁ゲート型トランジスタが構成されている。
【0005】図4は、上記したLSIのゲート酸化膜を
評価した結果について示すものである。この図からも明
らかなように、アンテナ比(SiO2 膜の面積に対する
開口面積またはSiO2 膜の面積に対する配線の周辺
長)の合計が1000倍程度にまでなると、SiO2 膜
の歩留りが著しく劣化し始めるのがわかる。
評価した結果について示すものである。この図からも明
らかなように、アンテナ比(SiO2 膜の面積に対する
開口面積またはSiO2 膜の面積に対する配線の周辺
長)の合計が1000倍程度にまでなると、SiO2 膜
の歩留りが著しく劣化し始めるのがわかる。
【0006】このように、従来のプラズマエッチングプ
ロセスを用いて製造されるLSIにおいては、アンテナ
比が高くなると、それにともなってゲート酸化膜の歩留
りが低下するという不具合があった。
ロセスを用いて製造されるLSIにおいては、アンテナ
比が高くなると、それにともなってゲート酸化膜の歩留
りが低下するという不具合があった。
【0007】このため、ゲート酸化膜の薄膜化が進につ
れ、ゲート酸化膜に対するプラズマエッチングダメージ
はより大きくなり、プラズマによるゲート酸化膜の損傷
あるいは破壊といった問題はより深刻なものとなる。
れ、ゲート酸化膜に対するプラズマエッチングダメージ
はより大きくなり、プラズマによるゲート酸化膜の損傷
あるいは破壊といった問題はより深刻なものとなる。
【0008】
【発明が解決しようとする課題】上記したように、従来
においては、ゲート酸化膜の薄膜化が進むと、プラズマ
によるゲート酸化膜の損傷あるいは破壊といった問題が
ますます大きくなるという問題があった。
においては、ゲート酸化膜の薄膜化が進むと、プラズマ
によるゲート酸化膜の損傷あるいは破壊といった問題が
ますます大きくなるという問題があった。
【0009】そこで、この発明は、絶縁膜が薄膜化され
ても、絶縁膜の歩留りが低下するのを防止でき、高信頼
性を維持することが可能な半導体装置およびその製造方
法を提供することを目的としている。
ても、絶縁膜の歩留りが低下するのを防止でき、高信頼
性を維持することが可能な半導体装置およびその製造方
法を提供することを目的としている。
【0010】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置にあっては、半導体基板上
に絶縁膜を介してゲート電極が形成されてなる絶縁ゲー
ト型トランジスタ構造を有するものにおいて、1つのト
ランジスタに対して、少なくとも、前記ゲート電極とは
別に、ダミーのゲート電極パターンを設けてなる構成と
されている。
めに、この発明の半導体装置にあっては、半導体基板上
に絶縁膜を介してゲート電極が形成されてなる絶縁ゲー
ト型トランジスタ構造を有するものにおいて、1つのト
ランジスタに対して、少なくとも、前記ゲート電極とは
別に、ダミーのゲート電極パターンを設けてなる構成と
されている。
【0011】また、この発明の半導体装置にあっては、
半導体基板上に絶縁膜を介してゲート電極が形成されて
なる絶縁ゲート型トランジスタ構造を有するものにおい
て、1つのトランジスタに対して、少なくとも、前記ゲ
ート電極につながる電極コンタクトとは別に、ダミーの
電極コンタクトパターンを設けてなる構成とされてい
る。
半導体基板上に絶縁膜を介してゲート電極が形成されて
なる絶縁ゲート型トランジスタ構造を有するものにおい
て、1つのトランジスタに対して、少なくとも、前記ゲ
ート電極につながる電極コンタクトとは別に、ダミーの
電極コンタクトパターンを設けてなる構成とされてい
る。
【0012】また、この発明の半導体装置にあっては、
半導体基板上に絶縁膜を介してゲート電極が形成されて
なる絶縁ゲート型トランジスタ構造を有するものにおい
て、1つのトランジスタに対して、少なくとも、前記ゲ
ート電極につながる配線とは別に、ダミーの配線パター
ンを設けてなる構成とされている。
半導体基板上に絶縁膜を介してゲート電極が形成されて
なる絶縁ゲート型トランジスタ構造を有するものにおい
て、1つのトランジスタに対して、少なくとも、前記ゲ
ート電極につながる配線とは別に、ダミーの配線パター
ンを設けてなる構成とされている。
【0013】さらに、この発明の半導体装置の製造方法
にあっては、半導体基板上に絶縁膜を介してゲート電極
が形成されてなる絶縁ゲート型トランジスタ構造を有す
る半導体装置を製造する場合において、プラズマエッチ
ングにより、前記絶縁膜にプラズマダメージが生じるの
を防ぐためのダミーパターンを形成するようになってい
る。
にあっては、半導体基板上に絶縁膜を介してゲート電極
が形成されてなる絶縁ゲート型トランジスタ構造を有す
る半導体装置を製造する場合において、プラズマエッチ
ングにより、前記絶縁膜にプラズマダメージが生じるの
を防ぐためのダミーパターンを形成するようになってい
る。
【0014】この発明の半導体装置およびその製造方法
によれば、アンテナ比が高くても、絶縁膜のプラズマエ
ッチングダメージを軽減できるようになる。これによ
り、薄膜化の進む絶縁膜を、プラズマによる損傷あるい
は破壊から保護することが可能となるものである。
によれば、アンテナ比が高くても、絶縁膜のプラズマエ
ッチングダメージを軽減できるようになる。これによ
り、薄膜化の進む絶縁膜を、プラズマによる損傷あるい
は破壊から保護することが可能となるものである。
【0015】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図1は、本発明の実施の
一形態にかかる、LSIの構成を概略的に示すものであ
る。
いて図面を参照して説明する。図1は、本発明の実施の
一形態にかかる、LSIの構成を概略的に示すものであ
る。
【0016】たとえば、このLSIは、半導体基板11
上にSiO2 膜からなるフィールド酸化膜12およびゲ
ート酸化膜(絶縁膜)13が形成されている。そして、
これらフィールド酸化膜12およびゲート酸化膜13上
に、WやCなどの導電性材料を用いてなるゲート電極1
4が形成されている。
上にSiO2 膜からなるフィールド酸化膜12およびゲ
ート酸化膜(絶縁膜)13が形成されている。そして、
これらフィールド酸化膜12およびゲート酸化膜13上
に、WやCなどの導電性材料を用いてなるゲート電極1
4が形成されている。
【0017】また、このゲート電極14の形成位置を除
く、上記基板11の表面には、上記ゲート酸化膜13を
介して不純物が導入されて、ソース/ドレインとなる不
純物拡散層15が形成されている。
く、上記基板11の表面には、上記ゲート酸化膜13を
介して不純物が導入されて、ソース/ドレインとなる不
純物拡散層15が形成されている。
【0018】さらに、層間膜となるリンあるいはボロン
を含むCVD−SiO2 膜16に対して、上記拡散層1
5につながる拡散層コンタクト17、ならびに、上記ゲ
ート電極14につながる電極コンタクト18、1層目の
AL配線(1AL)19、Via(配線コンタクト)2
0、および、2層目のAL配線(2AL)21が、プラ
ズマエッチングプロセスなどによりそれぞれ形成され
て、多層配線構造を有する絶縁ゲート型トランジスタが
構成されている。
を含むCVD−SiO2 膜16に対して、上記拡散層1
5につながる拡散層コンタクト17、ならびに、上記ゲ
ート電極14につながる電極コンタクト18、1層目の
AL配線(1AL)19、Via(配線コンタクト)2
0、および、2層目のAL配線(2AL)21が、プラ
ズマエッチングプロセスなどによりそれぞれ形成され
て、多層配線構造を有する絶縁ゲート型トランジスタが
構成されている。
【0019】また、CVD−SiO2 膜16には、1つ
のトランジスタに対して、少なくとも上記1AL19の
面積密度が一定となるように、複数のダミー配線(ダミ
ーの配線パターン)31…が形成されている。これらダ
ミー配線31…は、たとえば、上記1AL19の形成と
同時に行われるようになっている。
のトランジスタに対して、少なくとも上記1AL19の
面積密度が一定となるように、複数のダミー配線(ダミ
ーの配線パターン)31…が形成されている。これらダ
ミー配線31…は、たとえば、上記1AL19の形成と
同時に行われるようになっている。
【0020】そして、各ダミー配線31…は、コンタク
ト32をそれぞれ介して、上記基板11に接続されてい
る。さらに、上記各ダミー配線31…上には、1つのト
ランジスタに対して、少なくとも上記1AL19と他の
配線(ここでは、2AL21)との接続のためのVia
20の面積密度が一定となるように、複数のダミーVi
a(ダミーの配線コンタクトパターン)33…が形成さ
れている。これらダミーVia33…のそれぞれは、た
とえば、上記Via20の形成と同時に行われるように
なっている。
ト32をそれぞれ介して、上記基板11に接続されてい
る。さらに、上記各ダミー配線31…上には、1つのト
ランジスタに対して、少なくとも上記1AL19と他の
配線(ここでは、2AL21)との接続のためのVia
20の面積密度が一定となるように、複数のダミーVi
a(ダミーの配線コンタクトパターン)33…が形成さ
れている。これらダミーVia33…のそれぞれは、た
とえば、上記Via20の形成と同時に行われるように
なっている。
【0021】このような構成のLSIによれば、少なく
とも、上記1AL19、および、上記Via20を形成
する際の、プラズマエッチングプロセスでのプラズマに
よる上記ゲート酸化膜13へのダメージを、上記ダミー
Via33…および上記ダミー配線31…により分散で
きるとともに、該プラズマを上記コンタクト32を介し
て上記基板11に逃がすことが可能となる。
とも、上記1AL19、および、上記Via20を形成
する際の、プラズマエッチングプロセスでのプラズマに
よる上記ゲート酸化膜13へのダメージを、上記ダミー
Via33…および上記ダミー配線31…により分散で
きるとともに、該プラズマを上記コンタクト32を介し
て上記基板11に逃がすことが可能となる。
【0022】したがって、たとえLSIのアンテナ比が
高くなったとしても、ゲート酸化膜13のプラズマエッ
チングによるダメージを十分に軽減できるようになる。
図2は、上記したLSIのゲート酸化膜13を評価した
結果について示すものである。
高くなったとしても、ゲート酸化膜13のプラズマエッ
チングによるダメージを十分に軽減できるようになる。
図2は、上記したLSIのゲート酸化膜13を評価した
結果について示すものである。
【0023】この図からも明らかなように、上記ダミー
Via33…および上記ダミー配線31…を形成するこ
とにより、アンテナ比が10000倍以上になるまで、
ゲート酸化膜13の歩留りが劣化しないのがわかる。
Via33…および上記ダミー配線31…を形成するこ
とにより、アンテナ比が10000倍以上になるまで、
ゲート酸化膜13の歩留りが劣化しないのがわかる。
【0024】このように、ゲート酸化膜13のプラズマ
エッチングによるダメージを軽減できるようになり、薄
膜化の進むゲート酸化膜13を、プラズマによる損傷あ
るいは破壊から保護することが可能となるものである。
エッチングによるダメージを軽減できるようになり、薄
膜化の進むゲート酸化膜13を、プラズマによる損傷あ
るいは破壊から保護することが可能となるものである。
【0025】上記したように、アンテナ比が高くても、
ゲート酸化膜のプラズマエッチングダメージを軽減でき
るようにしている。すなわち、ゲート酸化膜にプラズマ
ダメージが生じるのを防ぐためのダミーパターンを形成
するようにしている。これにより、プラズマダメージを
分散できるようになるため、薄膜化の進むゲート酸化膜
を、プラズマによる損傷あるいは破壊から保護すること
が可能となる。したがって、ゲート酸化膜が薄膜化され
ても、ゲート酸化膜の歩留りを向上でき、高信頼性のL
SIを提供できるようになるものである。
ゲート酸化膜のプラズマエッチングダメージを軽減でき
るようにしている。すなわち、ゲート酸化膜にプラズマ
ダメージが生じるのを防ぐためのダミーパターンを形成
するようにしている。これにより、プラズマダメージを
分散できるようになるため、薄膜化の進むゲート酸化膜
を、プラズマによる損傷あるいは破壊から保護すること
が可能となる。したがって、ゲート酸化膜が薄膜化され
ても、ゲート酸化膜の歩留りを向上でき、高信頼性のL
SIを提供できるようになるものである。
【0026】なお、上記した本発明の実施の一形態にお
いては、1ALおよびViaに対するダミーパターンを
形成するようにした場合について説明したが、これに限
らず、たとえばゲート電極のダミーパターン(ダミーの
ゲート電極パターン)、または、ゲート電極につながる
電極コンタクトのダミーパターン(ダミーの電極コンタ
クトパターン)や、2ALのダミーパターン(ダミーの
配線パターン)、もしくは、拡散層コンタクトのダミー
パターンを形成することも同様に可能である。
いては、1ALおよびViaに対するダミーパターンを
形成するようにした場合について説明したが、これに限
らず、たとえばゲート電極のダミーパターン(ダミーの
ゲート電極パターン)、または、ゲート電極につながる
電極コンタクトのダミーパターン(ダミーの電極コンタ
クトパターン)や、2ALのダミーパターン(ダミーの
配線パターン)、もしくは、拡散層コンタクトのダミー
パターンを形成することも同様に可能である。
【0027】また、1ALと2ALとからなる二層配線
に限らず、たとえば、三層以上の配線構造を有するもの
にも適用できる。また、ゲート電極の材料としては、W
やC以外の導電性材料を用いることも可能である。
に限らず、たとえば、三層以上の配線構造を有するもの
にも適用できる。また、ゲート電極の材料としては、W
やC以外の導電性材料を用いることも可能である。
【0028】また、層間膜としては、CVD−SiO2
膜以外のPSGやBPSGなども利用できる。さらに、
ダミーパターンの大きさや形状、および、その個数など
については何ら制限されないものである。その他、この
発明の要旨を変えない範囲において、種々変形実施可能
なことは勿論である。
膜以外のPSGやBPSGなども利用できる。さらに、
ダミーパターンの大きさや形状、および、その個数など
については何ら制限されないものである。その他、この
発明の要旨を変えない範囲において、種々変形実施可能
なことは勿論である。
【0029】
【発明の効果】以上、詳述したようにこの発明によれ
ば、絶縁膜が薄膜化されても、絶縁膜の歩留りが低下す
るのを防止でき、高信頼性を維持することが可能な半導
体装置およびその製造方法を提供できる。
ば、絶縁膜が薄膜化されても、絶縁膜の歩留りが低下す
るのを防止でき、高信頼性を維持することが可能な半導
体装置およびその製造方法を提供できる。
【図1】この発明の実施の一形態にかかる、LSIの構
成を示す概略図。
成を示す概略図。
【図2】同じく、LSIのゲート酸化膜を評価した結果
について示す概略図。
について示す概略図。
【図3】従来技術とその問題点を説明するために示す、
LSIの概略構成図。
LSIの概略構成図。
【図4】同じく、従来のLSIのゲート酸化膜を評価し
た結果について示す概略図。
た結果について示す概略図。
11…半導体基板 12…フィールド酸化膜 13…ゲート酸化膜 14…ゲート電極 15…不純物拡散層 16…CVD−SiO2 膜 17…拡散層コンタクト 18…電極コンタクト 19…1AL 20…Via 21…2AL 31…ダミー配線 32…コンタクト 33…ダミーVia
Claims (11)
- 【請求項1】 半導体基板上に絶縁膜を介してゲート電
極が形成されてなる絶縁ゲート型トランジスタ構造を有
する半導体装置において、 1つのトランジスタに対して、少なくとも、前記ゲート
電極とは別に、ダミーのゲート電極パターンを設けてな
ることを特徴とする半導体装置。 - 【請求項2】 半導体基板上に絶縁膜を介してゲート電
極が形成されてなる絶縁ゲート型トランジスタ構造を有
する半導体装置において、 1つのトランジスタに対して、少なくとも、前記ゲート
電極につながる電極コンタクトとは別に、ダミーの電極
コンタクトパターンを設けてなることを特徴とする半導
体装置。 - 【請求項3】 半導体基板上に絶縁膜を介してゲート電
極が形成されてなる絶縁ゲート型トランジスタ構造を有
する半導体装置において、 1つのトランジスタに対して、少なくとも、前記ゲート
電極につながる配線とは別に、ダミーの配線パターンを
設けてなることを特徴とする半導体装置。 - 【請求項4】 前記ダミーの配線パターンには、さら
に、前記配線と他の配線とを接続するための配線コンタ
クトとは別の、ダミーの配線コンタクトパターンが設け
られることを特徴とする請求項3に記載の半導体装置。 - 【請求項5】 前記ダミーの各パターンは、前記半導体
基板に接続されていることを特徴とする請求項1、2、
3または4のいずれかに記載の半導体装置。 - 【請求項6】 半導体基板上に絶縁膜を介してゲート電
極が形成されてなる絶縁ゲート型トランジスタ構造を有
する半導体装置の製造方法において、 プラズマエッチングにより、前記絶縁膜にプラズマダメ
ージが生じるのを防ぐためのダミーパターンを形成する
ようにしたことを特徴とする半導体装置の製造方法。 - 【請求項7】 前記ダミーパターンは、1つのトランジ
スタに対して、少なくとも、前記ゲート電極の面積密度
が一定となるように形成されるゲート電極パターンであ
ることを特徴とする請求項6に記載の半導体装置の製造
方法。 - 【請求項8】 前記ダミーパターンは、1つのトランジ
スタに対して、少なくとも、前記ゲート電極につながる
電極コンタクトの面積密度が一定となるように形成され
る電極コンタクトパターンであることを特徴とする請求
項6に記載の半導体装置の製造方法。 - 【請求項9】 前記ダミーパターンは、1つのトランジ
スタに対して、少なくとも、前記ゲート電極につながる
配線の面積密度が一定となるように形成される配線パタ
ーンであることを特徴とする請求項6に記載の半導体装
置の製造方法。 - 【請求項10】 前記ダミーパターンは、1つのトラン
ジスタに対して、少なくとも、前記ゲート電極につなが
る配線と他の配線とを接続するための配線コンタクトの
面積密度が一定となるように形成される配線コンタクト
パターンであることを特徴とする請求項6に記載の半導
体装置の製造方法。 - 【請求項11】 前記ダミーパターンは、前記半導体基
板に接続されていることを特徴とする請求項6、7、
8、9または10のいずれかに記載の半導体装置の製造
方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31363796A JPH10154808A (ja) | 1996-11-25 | 1996-11-25 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31363796A JPH10154808A (ja) | 1996-11-25 | 1996-11-25 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10154808A true JPH10154808A (ja) | 1998-06-09 |
Family
ID=18043723
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31363796A Pending JPH10154808A (ja) | 1996-11-25 | 1996-11-25 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10154808A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1030367A2 (de) * | 1999-02-19 | 2000-08-23 | Infineon Technologies AG | Integrierte Halbleiterschaltung mit stabilisierten Leiterbahnen |
JP2001291773A (ja) * | 2000-04-05 | 2001-10-19 | Nec Corp | 回路設計方法および装置、情報記憶媒体、集積回路装置 |
JP2007158004A (ja) * | 2005-12-05 | 2007-06-21 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
-
1996
- 1996-11-25 JP JP31363796A patent/JPH10154808A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
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