JPS62271453A - 半導体素子の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明は半導体素子の製造方法に係り、特に金属多層配
線プロセスにおける金属配線層間の接続方法に関するも
のである。

〔従来の技術〕

多層配線技術は、周知のように配線長低下、配線間寄生
容量低下から半導体素子の高速化が実現でき、ま念設計
上においてはレイアウトの自由度が増加する等の利点を
有し、この為半導体素子の高集積化には極めて有効な手
法である。多層配線は、金属配線１間を層間絶縁膜で絶
縁する多層構造を有しておシ、各金属配線層はコンタク
トホール全通して電気的に接続される。

以下、第２図に基き、第１の従来例を説明する。

まず同図（ａ）に示す如く、半導体基板（図示せず）上
に形成された絶縁膜２１上に第１層金属配線２２を形成
する。次に同図（ｂ）の如く、基板全面に層間絶縁膜２
３を被着し、上記第１層金属配線２２上の所定個所に接
続用の窓部（以後、コンタクトホールと称する）２３ａ
を開口する。次いで同図（Ｃ）の如く第２層金属配線２
４を形成すると、上記コンタクトホール２３ａを通して
第１層及び第２層金属配線２３．２４とが接続される。

同図（ｄ）は同図（ｃ）の平面図を示したもので、馬は
第１層金属配線幅、尚はコンタクトホール内径、また児
はメタル内余裕を示している。

金属２層配線の場合は、以後パッシベーション膜（図示
せず）を被着してプロセスを完了する。

従って金属の３層配線以上のプロセスにおいては、上記
プロセスが繰シ返されることとなる。以上は。

フンタクトホール２３凰が第１層金属配線２２のノ（タ
ーンサイズ内に形成される場合である。

次に第３図を基Ｋ、第２の従来例を説明する。

この第２の従来例では第１層金属配線３２を横切る領域
にコンタクトホール３３ｂを開口するよりにしている為
、上記第１の従来例とはコンタクトホール３３ｂの断面
構造が異なってくる。他のプロセスは略同−である。

同図（ａ）は、半導体基板（図示せず）の絶縁膜３１上
に第１層金属配線３２を形成し、続いて層間絶縁膜３３
を被着し、更に上記第１層金属配線３２のノ５ターンを
横切る領域にコンタクトホール３３ｂを開口した状態を
示している。３４は凹部である。

次に同図（ｂ）の如く第２層金属配線３５を形成すると
、コンタクトホール３３ｂを通して第１層金属配線３２
との間の接続が行われる。なお、３４ａは凹部３４のエ
ツジ上に形成された第２層金属配線３５のくびれ部を示
している。また同図（ｅ）は同図（ｂ）の平面図でちる
。

〔発明が解決しようとする問題点〕

しかし上述した第１の従来例においては、コンタクトホ
ール２３ａが第１層金属配線２２のパターン内に形成さ
れる為、第１層金属配線幅Ｗ１はコンタクトホール内径
部によって決まることとなる。

例えば、鵠−１μｍＯでメタル内余裕Ｗ、がＷ、＝０．
５μｍ、フォトマスク合わせ余裕が０．５μｍとすれば
、Ｗ、　ｘｘ　ｌ　μｍ（Ｗ、　）　＋　Ｌ　μｍ（Ｗ
、Ｘ　２　：両側）＋１μｍ（±０．５μｍのフォトマ
スク合わせ余裕）；３μｍ必要となる。このような設計
方法を採ると、児の県に対する依存性が大きくなるので
配線幅の縮小化、即ち高集積化Ｋｌ現することが困難に
なるという問題がある。

また第１層金属配線幅Ｗ、を狭め、コンタクトホール内
径毘の単純縮小化を図ろうとすれば、第１層及び第２層
金属配線２２．２４間の接触抵抗が増大する為、電気的
特性が低下するという問題が生ずる（第２図）。

ところで、上述した第２の従来例のように第１膚金属配
線幅を上回るようにコンタクトホール３３ｂの寸法を大
きくして設計すれば、上記第１の従来例の場合と異なり
第１層金属配線３２独自の縮小化が可能となる。また接
触抵抗も、例えば金属配線幅を３μｍとすれば、第１層
及び第２層金属配線３２．３４がオーバーラツプする３
×３μｍＯに相当する値が得られ、接触抵抗増大の問題
も低減される（第３図）。

しかしながら第２の従来例においては、第１層金属配線
３２と層間絶縁膜３３との間、即ち凹部３５での第２層
金属配線３４のステップカバレーノが問題となる。以下
、これを第４図を基に説明する。なお図中、第３図との
同一個所には同一符号を付しである。

前述したように、第１層金属配線３２のパターンを横切
る領域にコンタクトホール３３ｂを形成する場合、凹部
３４が発生する。通常、第１層金属配線３２下の絶縁膜
３１と層間絶縁膜３３とは材質的に殆んど同一のものが
用いられる。この為、選択比（〉１ｏ）を大にして１間
絶Ｒ膜３３だけを選択的にエツチングすることは困難で
あシ、コンタクトホールエツチングを完全にする上で余
分に追加する時間（オーバーエッチ時間）を要し、この
オーバーエッチ時間の設定によっては更にエツチングが
進行して凹部３４がよシ深く形成されることとなる。同
図中、Ｈは上記凹部３４の段差高さを示している。

そして上記段差高さＨが大になる程、凹部３４のエツジ
部上においては第２層金属配線３５のステップカバレー
ノが悪化し、部分的に膜厚の薄いくびれ部３４ａが生ず
ることになる。このようなくびれ部３４ａが生ずると、
部分的にｔ流密度が増加してエレクトロマイグレーショ
ン不良が生Ｌ）易くなり、断線に至るという問題がある
。微細配線では実質的に配線の電流密度が増加する為、
上記問題は一層重大となってくる。

更に、エッソ部を有する金属配線上に・セッシペーショ
ン膜が形成されると、高温放置時パッシベーション膜か
ら金属配線に及ぼされる引張応力によって、同時に断線
に至る（ストレスマイグレーション不良）という問題が
ある。多層配線構造の場合、熱膨張係数が大きく異なる
金属配線層と絶縁膜層が４層以上に重なる為、金属配線
層には複雑な応力が加わると考えられる。この為、多層
配線では増々上記ストレスマイグレーション不良カ発生
し易くなる（サイエンスフォーラム社出版ニーエルニス
アイ（ＵＬＳ　Ｉ　）　１９８５．１１　Ｐ、４７〜Ｐ
、７２参照）。

従って、本発明は上述したエレクトロマイグレーション
不良及びストレスマイグレーション不良の問題を解消し
、高平担性での金属配線層間の接続を実現した半導体素
子の製造方法を提供することを目的とする。

〔問題点を解決する之めの手段〕

本発明に係る半導体素子の製造方法は、半導体基板に被
着した絶縁膜上に第１層金属配線を形成し、次に基板全
面に層間絶ｌ＆膜を被着しまた上記第１層金属配線のパ
ターンを横切る領域にコンタクトホールを開口し、更に
５ｐｉｎ　Ｏｎ　Ｇｌａｓａ！布方式（以後方式ｏｃｍ
布方式と略称する）を用いて絶縁性被膜材（以後、ＳＯ
Ｇ膜と称する）を全面に塗布し、熱処理後、上記第１層
金属配線の主面を露出させるよう上記５ＯＧｉｔ−エツ
チングし、この後第２層金属配線を形成するようにし次
ものでおる。

〔作用〕

以上のように、本発明によれば、コンタクトホール開口
により第１層金属配線と層間絶縁膜との間には凹部が形
成されることとなるが、この凹部はＳＯＧ塗布方式を用
いることによＦ）ＳＯＧ膜で完全に埋め込むことができ
る。またＳＯＧ膜塗布後は、熱処理を施すと共に下地の
第１層金属配線の主面を露出させるようＳＯＧ膜をエツ
チングするので、表面を平担化できる。またこの為、第
２層金属配線を平担に形成することができる。なおこの
状態で、凹部を丁度埋めているＳＯＧ膜は、実質的に眉
間絶縁膜として機能する。

従って、第２層金属配線は段差形状を呈することもなく
、また部分的に膜厚が薄いくびれ部等の発生も抑制され
るので、従来問題とされたエレクトロマイグレーション
、ストレスマイグレーション全十分低減できる。

〔実施例〕

以下、本発明の一実施例を第１図に基き詳細に説明する
。

まず同図（ａ）に示す３口く、半導体基板（図示せず）
に被着した絶縁膜１１上に第１層金属配線１２を形成す
る。次Ｋ、基板全面に層間絶縁膜１３を被着した後、上
記第１層金属配線１２の・ぐターンを横切る領域にコン
タクトホール１４を開口すると、同図（ｂ）の如き断面
構造が得られる。１５は第１層金属配線１２と層間絶縁
膜１３との間に出来た凹部である。この凹部１５の溝幅
は１〜２μｍ程度、段差高さは５０００＾程度である。

なお上記コンタクトホール１４は、同図（ｃ）に示す如
く下地の第１層金属配線１２の２辺もしくは３辺を囲む
ようにして選択的に開口する。

続いて同図（ｄ）のよりに、ＳＯＧ塗布方式を用いて、
シラノールを主成分としてＳｉｎ、系樹脂材、あるいは
ポリイミド樹脂等の耐熱性樹脂材から成るＳＯＧ膜１膜
上６板全面に塗布する。この時、上述した寸法を有する
凹部１５Ｖｉ、液状被膜材の粘度、及び８００Ｍ１６の
膜厚を適正に選択することにより完全に埋めることがで
きる。次に１００〜４００℃程度の熱処理により、ＳＯ
Ｇ膜１膜上６ュアさせる。

そして、同図（ｅ）に示す如＜ＳＯＧ膜１膜上６第１層
金属配線１２上に被着した膜厚分だけドライエツチング
で除去し表面を平担化することにより、第２層金属配線
主面１２ａを露出させる。次いで第２層金属配線１７を
形成し、同時に第１層金属配線１２との接続を行う。同
図（ｆ）は同図（ｅ）の平面図である。

この後、／＃ツシペーション膜を被着させることによシ
金ｊｌｉＺ層配線のプロセスを完了する。

なお本発明では前述した第２の従来例の場合（第３図（
Ｃ））と異なシ、上記凹部１５はＳＯＧ膜１６で完全に
埋められている為、第２層金属配線１７の下地に対する
ステップカパレーソは良好トなる。

ま之上述した実施例では、金属の２層配線を例にとって
説明したが、３層以上の多層配線プロセスについては上
記プロセスを繰り返すことによシ行われる。

〔発明の効果〕

以上詳細に説明し之ように、本発明によれば。

層間絶縁膜にコンタクトホールを開口する際く形成され
る凹部を、ＳＯＧ塗布方式を用いて絶縁性被膜材である
ＳＯＧ膜で完全に埋め込む為、この後の熱処理及びエツ
チングにより表面は平担化される。

従って第２層金属配線を平担且つ均一に形成できるので
、面内ショートを抑制できると共にステッグカパレーソ
の悪化、表面の凹凸に起因するエレクトロマイグレーシ
ョン不良、ストレスマイグレーション不良を回避でき、
金属配線を長寿命化することができるという効果がある
。

【図面の簡単な説明】

第１図は本発明の一実施例を説明する工程断面図、第２
図は第１の従来例を説明する工程断面図、第３図は第２
の従来例を説明する工程断面図、第４図は第２の従来例
の欠点を説明する要部断面図である。 １１・・・絶縁膜、Ｌ２・・・第１ｍ金属配線、１２ａ
・・・第１ｍ金属配線主面、１３・・・層間絶縁膜、１
４・・・コンタクトホール、１５・・・凹部、１６・・
・ＳＯＧ膜（絶縁性被膜材）、１７・・・第２層金属配
線。 、］ミ、壬子ＥＡ（１’ｌＡ１色１′ｆ’ｌ乞占ンｅ、
８月する王手！潜箇吊石図第１図 ＋Ｉ　　）肥摩零朕 Ｉ２　　￥Ｊ１／＠金蔦ｒ、率表 ｒ２ａ　、　　Ｍｌ／ｉ鑓ｆｆｉ千条工面１３　１間十
巴卑ｔル奥 １４　　　コンタクトホー７し １５　　凹部 １６　　　δＯＧ月夷（牽ｅ縁十ｉｔ文朕孝才）１７　
　￥Ｊ２１４トｊ−ロ己手表 本倚コ弓の大刃ｔイタ１賢８死」八１６エ土！断面図第
１図 鵠１の従来イ列ε苫免Ｂハするニオ呈断面図３３　１間
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Claims (1)

【特許請求の範囲】
1. （１）多層配線構造を有する半導体素子の製造方法にお
   いて、 （ａ）半導体基板上に被着した絶縁膜上に第１層金属配
   線を形成する工程、 （ｂ）基板全面に層間絶縁膜を被着すると共に、上記第
   １層金属配線のパターンを横切る領域にコンタクトホー
   ルを開口する工程、 （ｃ）ＳＯＧ塗布方式により絶縁性被膜材であるＳＯＧ
   膜を基板全面に塗布すると共に、このＳＯＧ膜を熱処理
   する工程、 （ｄ）上記第１層金属配線の主面を露出させるよう上記
   ＳＯＧ膜をエッチングし、この後第２層金属配線を形成
   する工程 とを含むことを特徴とする半導体素子の製造方法。