JPS6017261B2 - デジタル−アナログ変換回路 - Google Patents
デジタル−アナログ変換回路Info
- Publication number
- JPS6017261B2 JPS6017261B2 JP9781579A JP9781579A JPS6017261B2 JP S6017261 B2 JPS6017261 B2 JP S6017261B2 JP 9781579 A JP9781579 A JP 9781579A JP 9781579 A JP9781579 A JP 9781579A JP S6017261 B2 JPS6017261 B2 JP S6017261B2
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- JP
- Japan
- Prior art keywords
- transistor
- base
- transistors
- current
- output
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- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明はデジタルアナログ変換回路(以下DACと記す
)に関するものである。
)に関するものである。
デジタル信号を入力し、それに応じたアナログ出力を得
るためのいわゆるDACは、近年、各分野の電子装置へ
広く応用される様になった。
るためのいわゆるDACは、近年、各分野の電子装置へ
広く応用される様になった。
DACは、入力のデジタル信号の形式および出力のアナ
ログ信号の形式等により、種々のものがあるがいずれも
、デコーダ回路、デジタル信号により動作するスイッチ
回路、出力電流(又は電圧)の重みづけ回路、基準電圧
(又は電流)源および出力バッファ回路より構成され、
比較的多くの構成素子を必要とし、高集積化には好まし
いものではなかつた。本発明の目的は、集積回路、特に
12L構造の築積回路に最適のDACを提供することに
ある。
ログ信号の形式等により、種々のものがあるがいずれも
、デコーダ回路、デジタル信号により動作するスイッチ
回路、出力電流(又は電圧)の重みづけ回路、基準電圧
(又は電流)源および出力バッファ回路より構成され、
比較的多くの構成素子を必要とし、高集積化には好まし
いものではなかつた。本発明の目的は、集積回路、特に
12L構造の築積回路に最適のDACを提供することに
ある。
本発明によるデジタル・アナログ変換回路はコレクタと
べ‐スを接続された第1のトランジスタとこの第1のト
ランジスタと同型の第2のトランジスタと上記第1のト
ランジスタとは異型で、コレクタとべ‐スを接続された
第3のトランジスタとこの第3のトランジスタと同型の
第4のトランジスタと、上記第1のトランジスタの上記
コレクタと「電源との間に接続された定電流源とを含み
、構成され、上記第1のトランジスタおよび上記第2の
トランジスタのェミッタ端子を接地し、上記第1のトラ
ンジスタの前記ベースと上誌第2 Zのトランジスタの
ベースを接続し、上記第3のトランジスタの上記ベース
と上記第4のトランジスタのベースとを接続し、上記第
3のトランジスタのェミッタと上記第4のトランジスタ
のェミッタを共に上記電源に接続し、上記第1のトラン
ジスZ夕の上言己ベースを入力端子に接続し、上記第4
のトランジスタのコレクタを出力端子に接続する構造を
少なくとも1つ有することを特徴とする。第1図を参照
して本発明の基本的構成について説明する。同図におい
て、入力端子1、定電流源2、ダイオード後続された入
力トランジスタ3、入力トランジスタ3と共に、カレン
トミラーを構成する出力回路駆動用トランジスタ4とを
備え、さらにトランジスタ5は出力トランジスタ6と共
に、カレントミラーを構成するトランジスタで、両者の
ェミッタ面積比により、出力電流の重みづけを行う。
べ‐スを接続された第1のトランジスタとこの第1のト
ランジスタと同型の第2のトランジスタと上記第1のト
ランジスタとは異型で、コレクタとべ‐スを接続された
第3のトランジスタとこの第3のトランジスタと同型の
第4のトランジスタと、上記第1のトランジスタの上記
コレクタと「電源との間に接続された定電流源とを含み
、構成され、上記第1のトランジスタおよび上記第2の
トランジスタのェミッタ端子を接地し、上記第1のトラ
ンジスタの前記ベースと上誌第2 Zのトランジスタの
ベースを接続し、上記第3のトランジスタの上記ベース
と上記第4のトランジスタのベースとを接続し、上記第
3のトランジスタのェミッタと上記第4のトランジスタ
のェミッタを共に上記電源に接続し、上記第1のトラン
ジスZ夕の上言己ベースを入力端子に接続し、上記第4
のトランジスタのコレクタを出力端子に接続する構造を
少なくとも1つ有することを特徴とする。第1図を参照
して本発明の基本的構成について説明する。同図におい
て、入力端子1、定電流源2、ダイオード後続された入
力トランジスタ3、入力トランジスタ3と共に、カレン
トミラーを構成する出力回路駆動用トランジスタ4とを
備え、さらにトランジスタ5は出力トランジスタ6と共
に、カレントミラーを構成するトランジスタで、両者の
ェミッタ面積比により、出力電流の重みづけを行う。
出力端子7はデジタル入力信号に応じた出力電流が流れ
る。外部電源端子8には電源が供孫台される。いま、入
力端子1が接地されたとすると、定電流源2の電流は接
地点へ流れ、トランジスタ3および4はカットオフにな
る。したがってトランジスタ5および6もカットオフに
なり、出力端子7には出力電流が流れない。次に、入力
端子1が開放のときは、定電流源2の電流はトランジス
タ3に流れ、カレントミラー効果によりそれとほゞ同じ
大きさの電流が、トランジスタ4に流れる。
る。外部電源端子8には電源が供孫台される。いま、入
力端子1が接地されたとすると、定電流源2の電流は接
地点へ流れ、トランジスタ3および4はカットオフにな
る。したがってトランジスタ5および6もカットオフに
なり、出力端子7には出力電流が流れない。次に、入力
端子1が開放のときは、定電流源2の電流はトランジス
タ3に流れ、カレントミラー効果によりそれとほゞ同じ
大きさの電流が、トランジスタ4に流れる。
トランジスタ4を流れる電流はトランジスタ5の電流と
ほぼ等しく、又、カレントミラー効果により、トランジ
スタ6にも電流が流れ、出力端子7への出力電流となる
。そして、トランジスタ5とトランジスタ6のエミツタ
面積が異る場合は、その比により出力電流の大ささが決
定される。第2図は前述の本発明の基本回路例において
、トランジスタ5および6のベース電流によって生ずる
出力電流の設定誤差を軽減するために、トランジスタ9
を付加したもので、動作原理は第1図に関して述べたの
と、何ら変わるところはない。
ほぼ等しく、又、カレントミラー効果により、トランジ
スタ6にも電流が流れ、出力端子7への出力電流となる
。そして、トランジスタ5とトランジスタ6のエミツタ
面積が異る場合は、その比により出力電流の大ささが決
定される。第2図は前述の本発明の基本回路例において
、トランジスタ5および6のベース電流によって生ずる
出力電流の設定誤差を軽減するために、トランジスタ9
を付加したもので、動作原理は第1図に関して述べたの
と、何ら変わるところはない。
次に第3図を参照して本発明の−実施例を説明する。同
図においていま入力端子1のみが開放され、他の入力端
子11および21が接地されている状態について考える
と、定電流源2の電流は、トランジスタ3に流入し、こ
れとベースおよびェミッタ端子を共有するトランジスタ
4,41,42および43のそれぞれにトランジスタ2
と同じ電流が、したがって定電流源2より流れ出す電流
とほぼ等しい電流が流れる。これらの電流はそれぞれト
ランジスタ5,15,25および35の電流となり、更
に、前述のカレントミラー効果によりトランジスタ6,
16,26および36には、そのェミッタ面積に応じた
電流がコレクタより流れ出す。ところがこれらのコレク
タ端子は、全て出力端子7に接続されているために、出
力端子7より流れ出す電流は、これらのコレクタ電流の
和になる。又、入力端子11,および21が接地されて
いるために、トランジスタ13,44,45,46,2
3,47,48および49はカットオフになり、上記の
出力電流には何ら影響を与えない。次に、入力端子11
のみが開放で、他の入力端子1および21が接地されて
いる場合を考えると、前述と同機に今度はトランジスタ
13,44,45および43に定電流源12より流れ出
す電流とほぼ等しい電流が流れトランジスター9,29
および39よりそれぞれのェミツ夕面積に応じた電流が
流れ出し、それらの和が出力端子7の電流となる。次に
、出力端子21のみが開放で他の入力端子1および11
が接地されているときは、トランジスタ47,48およ
び49により駆動される出力トランジスタ6,26およ
び36の電流の和が出力電流となることがわかる。
図においていま入力端子1のみが開放され、他の入力端
子11および21が接地されている状態について考える
と、定電流源2の電流は、トランジスタ3に流入し、こ
れとベースおよびェミッタ端子を共有するトランジスタ
4,41,42および43のそれぞれにトランジスタ2
と同じ電流が、したがって定電流源2より流れ出す電流
とほぼ等しい電流が流れる。これらの電流はそれぞれト
ランジスタ5,15,25および35の電流となり、更
に、前述のカレントミラー効果によりトランジスタ6,
16,26および36には、そのェミッタ面積に応じた
電流がコレクタより流れ出す。ところがこれらのコレク
タ端子は、全て出力端子7に接続されているために、出
力端子7より流れ出す電流は、これらのコレクタ電流の
和になる。又、入力端子11,および21が接地されて
いるために、トランジスタ13,44,45,46,2
3,47,48および49はカットオフになり、上記の
出力電流には何ら影響を与えない。次に、入力端子11
のみが開放で、他の入力端子1および21が接地されて
いる場合を考えると、前述と同機に今度はトランジスタ
13,44,45および43に定電流源12より流れ出
す電流とほぼ等しい電流が流れトランジスター9,29
および39よりそれぞれのェミツ夕面積に応じた電流が
流れ出し、それらの和が出力端子7の電流となる。次に
、出力端子21のみが開放で他の入力端子1および11
が接地されているときは、トランジスタ47,48およ
び49により駆動される出力トランジスタ6,26およ
び36の電流の和が出力電流となることがわかる。
この例で明らかな様に出力回路を駆動するトランジスタ
4〜49を入力端子配列と出力回路配列との交点部に適
当に配置することにより、開放入力端子に応じた量の出
力電流が容易に得られることがわかる。この例において
は前述のDACの構成要素としてトランジスタ3,13
および23が、スイッチ回路、トランジスタ4〜49が
入力信号と出力回路との関係を規定するデコーダ回路、
トランジスタ6,16,26および36が重みづけ回路
と出力バッファ回路の機能を有し、定電流源2,12お
よび22が基準源となる。
4〜49を入力端子配列と出力回路配列との交点部に適
当に配置することにより、開放入力端子に応じた量の出
力電流が容易に得られることがわかる。この例において
は前述のDACの構成要素としてトランジスタ3,13
および23が、スイッチ回路、トランジスタ4〜49が
入力信号と出力回路との関係を規定するデコーダ回路、
トランジスタ6,16,26および36が重みづけ回路
と出力バッファ回路の機能を有し、定電流源2,12お
よび22が基準源となる。
また、上記の−実施例では出力電流の重みづけは各出力
回路のトランジスタのェミツタ面積比により得ているが
、各入力の定電流源の電流によっても得られることは明
らかである。
回路のトランジスタのェミツタ面積比により得ているが
、各入力の定電流源の電流によっても得られることは明
らかである。
上述の如く、本発明によればきわめて簡単な回路構成に
より、DACの全ての機能が容易に達成されることがわ
かる。
より、DACの全ての機能が容易に達成されることがわ
かる。
なお、上述の一実施例では入力端子数を3に、出力回路
数を4に限定したが、任意の数量に設定できることは明
らかである。
数を4に限定したが、任意の数量に設定できることは明
らかである。
又、トランジスタ4〜49のデコーダ用トランジスタア
レイも、本実施例にとられることなく任意に設定できる
ことも明白である。
レイも、本実施例にとられることなく任意に設定できる
ことも明白である。
第1図は本発明の基本回路を示す回路図、第2図は本発
明の他の基本回路例を示す回路図、第3図は本発明の一
実施例を示す回路図である。 1,11,21・・・・・・入力端子、2,12,22
・・・・・・定電流源、3,13,23・・・・・・入
力スイッチング用トランジスタ、4〜49……デコーダ
用トランジスタ、5,6,15,16,25,26,3
5,36・・・・・・出力回路カレントミラー、7・・
・・・・出力端子、8…・・・電源端子、9,19,2
9,39・・・・・・ベース電流誤差軽減用トランジス
タ。 多一 ’ 材茅J ク 函 〆′ 3 図
明の他の基本回路例を示す回路図、第3図は本発明の一
実施例を示す回路図である。 1,11,21・・・・・・入力端子、2,12,22
・・・・・・定電流源、3,13,23・・・・・・入
力スイッチング用トランジスタ、4〜49……デコーダ
用トランジスタ、5,6,15,16,25,26,3
5,36・・・・・・出力回路カレントミラー、7・・
・・・・出力端子、8…・・・電源端子、9,19,2
9,39・・・・・・ベース電流誤差軽減用トランジス
タ。 多一 ’ 材茅J ク 函 〆′ 3 図
Claims (1)
- 1 コレクタとベースとが互いに接続された一導電型の
第1のトランジスタと、一導電型の第2のトランジスタ
と、コレクタとベースとが互いに接続された異導電型の
第3のトランジスタと、異導電型の第4のトランジスタ
と、前記第1のトランジスタのコレクタと電源との間に
接続された定電流源とを含み、前記第1のトランジスタ
のエミツタと前記第2のトランジスタのエミツタとが各
々接地され、前記第1のトランジスタのベースと前記第
2のトランジスタのベースとが互いに接続され、前記第
3のトランジスタのベースと前記第4のトランジスタの
ベースとが互いに接続され、前記第3のトランジスタの
エミツタと前記第4のトランジスタのエミツタとが各々
前記電源に接続され、前記第2のトランジスタのコレク
タと前記第3のトランジスタのコレクタとが互いに接続
された回路構成を基本単位とし、該基本単位が複数個含
まれ、該複数の基本単位における前記第4のトランジス
タのエミツタ面積を互に異ならしめ、前記第1のトラン
ジスタのベースの各々に入力端子を、前記第4のトラン
ジスタのコレクタに共通出力端子を接続し、デジタル信
号に応じた入力信号を前記入力端子に加えて第1のトラ
ンジスタを導通させ、対応する第4のトランジスタに出
力電流を流して前記共通出力端子からアナログ信号を得
ることを特徴とするデジタルアナログ変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9781579A JPS6017261B2 (ja) | 1979-07-31 | 1979-07-31 | デジタル−アナログ変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9781579A JPS6017261B2 (ja) | 1979-07-31 | 1979-07-31 | デジタル−アナログ変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5621416A JPS5621416A (en) | 1981-02-27 |
JPS6017261B2 true JPS6017261B2 (ja) | 1985-05-01 |
Family
ID=14202237
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9781579A Expired JPS6017261B2 (ja) | 1979-07-31 | 1979-07-31 | デジタル−アナログ変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6017261B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57176829A (en) * | 1981-04-22 | 1982-10-30 | Toshiba Corp | Current source circuit for d/a conversion |
JPS57178420A (en) * | 1981-04-25 | 1982-11-02 | Toshiba Corp | D/a converter |
CA1203318A (en) * | 1981-09-16 | 1986-04-15 | Brooktree Corporation | Apparatus for converting data between analog and digital values |
JPH0269753U (ja) * | 1988-11-16 | 1990-05-28 | ||
JP4765854B2 (ja) * | 2006-09-12 | 2011-09-07 | 株式会社デンソー | 電流加算型高分解能d/aコンバータ |
-
1979
- 1979-07-31 JP JP9781579A patent/JPS6017261B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5621416A (en) | 1981-02-27 |
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