JP2663845B2 - デジタル・アナログ変換器 - Google Patents
デジタル・アナログ変換器Info
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- JP2663845B2 JP2663845B2 JP5224323A JP22432393A JP2663845B2 JP 2663845 B2 JP2663845 B2 JP 2663845B2 JP 5224323 A JP5224323 A JP 5224323A JP 22432393 A JP22432393 A JP 22432393A JP 2663845 B2 JP2663845 B2 JP 2663845B2
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Description
【0001】
【産業上の利用分野】本発明はデジタル・アナログ変換
器に関し、特に抵抗ストリング型のデジタル・アナログ
変換器に関する。
器に関し、特に抵抗ストリング型のデジタル・アナログ
変換器に関する。
【0002】
【従来の技術】従来の抵抗ストリングス型デジタル・ア
ナログ変換器の構成を示す図6を参照すると、従来の抵
抗ストリングス型デジタル・アナログ変換器は、基準電
源VREFと接地の間に直列に接続された2n 個の抵抗
Rと、これら抵抗Rの一端に一方の端子が接続された2
n 個のスチッチS(1)〜S(2n )と、デジタル入力
信号VINによりスイッチS(1)〜S(2n )の中よ
り1つのスイッチを導通させるデコーダ60と、上記ス
イッチS(1)〜S(2n )の他方の端子を共通にし非
反転入力とするバッファアンプ64とにより構成され
る。抵抗R1および抵抗R2はアナログ出力V0レベル
の最小値および最大値をそれぞれ調整する抵抗であり省
略することもある。又、スイッチS(1)〜S(2n )
は通常MOSトランジスタで構成され、デコーダ60の
出力は各々のスイッチのゲートに接続されている。さら
に抵抗Rおよびスイッチはデジタル入力ビット数nに応
じて構成数が決まり、例えばデジタル入力ビット数が1
0ビットの場合210=1024個の抵抗Rおよびスイッ
チをそれぞれ必要とする。
ナログ変換器の構成を示す図6を参照すると、従来の抵
抗ストリングス型デジタル・アナログ変換器は、基準電
源VREFと接地の間に直列に接続された2n 個の抵抗
Rと、これら抵抗Rの一端に一方の端子が接続された2
n 個のスチッチS(1)〜S(2n )と、デジタル入力
信号VINによりスイッチS(1)〜S(2n )の中よ
り1つのスイッチを導通させるデコーダ60と、上記ス
イッチS(1)〜S(2n )の他方の端子を共通にし非
反転入力とするバッファアンプ64とにより構成され
る。抵抗R1および抵抗R2はアナログ出力V0レベル
の最小値および最大値をそれぞれ調整する抵抗であり省
略することもある。又、スイッチS(1)〜S(2n )
は通常MOSトランジスタで構成され、デコーダ60の
出力は各々のスイッチのゲートに接続されている。さら
に抵抗Rおよびスイッチはデジタル入力ビット数nに応
じて構成数が決まり、例えばデジタル入力ビット数が1
0ビットの場合210=1024個の抵抗Rおよびスイッ
チをそれぞれ必要とする。
【0003】
【発明が解決しようとする課題】この従来の抵抗ストリ
ングス型デジタル・アナログ変換器は、デジタル入力ビ
ット数の増加により抵抗Rとスチッチの数量が増加する
ため、集積回路化するには図7に示す配置とすることが
一般的である。
ングス型デジタル・アナログ変換器は、デジタル入力ビ
ット数の増加により抵抗Rとスチッチの数量が増加する
ため、集積回路化するには図7に示す配置とすることが
一般的である。
【0004】即ち、図7に示すように、数10個の抵抗
を直列に配置した抵抗網1(図7では32個)と抵抗網
を構成する抵抗の本数と同数のスイッチ(図7では32
個)を単位としこれを列方向にくり返し配置して、所望
の規模の抵抗とスイッチを得る構成としている。
を直列に配置した抵抗網1(図7では32個)と抵抗網
を構成する抵抗の本数と同数のスイッチ(図7では32
個)を単位としこれを列方向にくり返し配置して、所望
の規模の抵抗とスイッチを得る構成としている。
【0005】これにより抵抗網1の端部、即ち、おり返
し部電極3Aにより抵抗網を接続する構成となるためこ
れによる寄生抵抗が直列に加わる。この形式のデジタル
・アナログ変換器の変換速度は抵抗ストリングスの合成
抵抗とスイッチの抵抗とスイッチおよびバッファアンプ
の入力容量との時定数で決められるため、9ビットで5
00KHZの変換速度のデジタル・アナログ変換器では
抵抗ストリングスを構成する単位抵抗は数10Ωとする
必要がある。また、デジタル入力ビット数が1ビット増
加すると抵抗とスイッチの数量が2倍となるため単位抵
抗も(1/2)にする必要がある。
し部電極3Aにより抵抗網を接続する構成となるためこ
れによる寄生抵抗が直列に加わる。この形式のデジタル
・アナログ変換器の変換速度は抵抗ストリングスの合成
抵抗とスイッチの抵抗とスイッチおよびバッファアンプ
の入力容量との時定数で決められるため、9ビットで5
00KHZの変換速度のデジタル・アナログ変換器では
抵抗ストリングスを構成する単位抵抗は数10Ωとする
必要がある。また、デジタル入力ビット数が1ビット増
加すると抵抗とスイッチの数量が2倍となるため単位抵
抗も(1/2)にする必要がある。
【0006】一方、図7に示すおり返し部電極3Aは抵
抗網1の間隔が狭くならないかぎりその寄生抵抗値rを
小さくできないため、従来例ではビット数を増すほどお
り返し部電極3Aによる寄生抵抗rの影響が顕著に表わ
れてしまうという欠点があった。このような欠点を解決
する手段としては、おり返し部電極3Aに接続される単
位抵抗の値を寄生抵抗rの値だけ小さく設計する方法、
または、図8に示すように単位抵抗1Aを配線3Bで各
々接続し、おり返し部電極3Aと同一の寄生抵抗値を配
線3Bに持たせる方法がある。
抗網1の間隔が狭くならないかぎりその寄生抵抗値rを
小さくできないため、従来例ではビット数を増すほどお
り返し部電極3Aによる寄生抵抗rの影響が顕著に表わ
れてしまうという欠点があった。このような欠点を解決
する手段としては、おり返し部電極3Aに接続される単
位抵抗の値を寄生抵抗rの値だけ小さく設計する方法、
または、図8に示すように単位抵抗1Aを配線3Bで各
々接続し、おり返し部電極3Aと同一の寄生抵抗値を配
線3Bに持たせる方法がある。
【0007】前者は、単位抵抗を構成する半導体基板中
の不純物拡散層もしくは各結晶シリコン膜と電極では抵
抗の整合が得られないという欠点があり、後者は抵抗領
域が著しく増加するという欠点があった。
の不純物拡散層もしくは各結晶シリコン膜と電極では抵
抗の整合が得られないという欠点があり、後者は抵抗領
域が著しく増加するという欠点があった。
【0008】
【課題を解決するための手段】本発明のデジタル・アナ
ログ変換器は、デジタル入力データをデコードするデコ
ーダと、複数の単位抵抗の直列回路網からなる抵抗スト
リングスと、この抵抗ストリングスのいずれかの接続点
を前記デコーダの出力により選択するスイッチとを備
え、前記デコーダでデコードされたデータに応じたアナ
ログ電圧を生成するデジタル・アナログ変換器であっ
て、前記抵抗ストリングスを半導体基板上に平面配置し
前記単位抵抗を金属配線で接続する接続部を具備するデ
ジタル・アナログ変換器において、前記抵抗ストリング
スに直列接続し前記接続部の前記金属配線と同一構造の
金属配線で構成される補正用抵抗網と、この補正用抵抗
網のいずれかの接続点を選択する補正用スイッチと、前
記補正用スイッチの共通出力と、前記抵抗ストリングス
に接続した前記スイッチの共通出力とを加算する加算器
とを備え、前記補正用抵抗網の前記接続部で発生したデ
ジタル・アナログ変換誤差電圧にほぼ等しい電圧を発生
して前記デジタル・アナログ変換誤差電圧を補正する構
成である。
ログ変換器は、デジタル入力データをデコードするデコ
ーダと、複数の単位抵抗の直列回路網からなる抵抗スト
リングスと、この抵抗ストリングスのいずれかの接続点
を前記デコーダの出力により選択するスイッチとを備
え、前記デコーダでデコードされたデータに応じたアナ
ログ電圧を生成するデジタル・アナログ変換器であっ
て、前記抵抗ストリングスを半導体基板上に平面配置し
前記単位抵抗を金属配線で接続する接続部を具備するデ
ジタル・アナログ変換器において、前記抵抗ストリング
スに直列接続し前記接続部の前記金属配線と同一構造の
金属配線で構成される補正用抵抗網と、この補正用抵抗
網のいずれかの接続点を選択する補正用スイッチと、前
記補正用スイッチの共通出力と、前記抵抗ストリングス
に接続した前記スイッチの共通出力とを加算する加算器
とを備え、前記補正用抵抗網の前記接続部で発生したデ
ジタル・アナログ変換誤差電圧にほぼ等しい電圧を発生
して前記デジタル・アナログ変換誤差電圧を補正する構
成である。
【0009】また、本発明のデジタル・アナログ変換器
は、前記補正用スイッチの共通出力を非反転入力とする
第1のバッファ回路を備え、前記抵抗ストリングスに接
続した前記スイッチの共通出力を前記加算器の非反転入
力とし、前記第1のバッファ回路の出力を前記加算器の
反転入力とする構成とすることもできる。
は、前記補正用スイッチの共通出力を非反転入力とする
第1のバッファ回路を備え、前記抵抗ストリングスに接
続した前記スイッチの共通出力を前記加算器の非反転入
力とし、前記第1のバッファ回路の出力を前記加算器の
反転入力とする構成とすることもできる。
【0010】さらに、本発明のデジタル・アナログ変換
器は、前記補正用スイッチの共通出力を非反転入力とす
る第1のバッファ回路と、前記抵抗ストリングスに接続
した前記スイッチの共通出力を非反転入力とする第2の
バッファ回路とを備え、前記第2のバッファ回路の出力
を前記加算器の非反転入力とし、前記第1のバッファ回
路の出力を前記加算器の反転入力とする構成とすること
もできる。またさらに、本発明のデジタル・アナログ変
換器は、前記加算器を差動増巾器に置換えて構成するこ
ともできる。
器は、前記補正用スイッチの共通出力を非反転入力とす
る第1のバッファ回路と、前記抵抗ストリングスに接続
した前記スイッチの共通出力を非反転入力とする第2の
バッファ回路とを備え、前記第2のバッファ回路の出力
を前記加算器の非反転入力とし、前記第1のバッファ回
路の出力を前記加算器の反転入力とする構成とすること
もできる。またさらに、本発明のデジタル・アナログ変
換器は、前記加算器を差動増巾器に置換えて構成するこ
ともできる。
【0011】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【0012】図1は本発明による第1の実施例の抵抗ス
トリングス型デジタル・アナログ変換器の回路図であ
る。
トリングス型デジタル・アナログ変換器の回路図であ
る。
【0013】基準電源VREFと接地の間に直列に接続
された2n 個の抵抗Rと、これら抵抗Rの一端に一方の
端子が接続された2n 個のスイッチS(1)〜S
(2n )と、前記直列に接続された2n 個の抵抗Rに直
列に接続した補正抵抗rkと、これら補正抵抗rkの一
端に一方の端子が接続されたi個の補正用スイッチSK
(1)〜SK(i)と、デジタル入力信号VINにより
スイッチS(1)〜S(2n)の中より1つのスイッチ
を導通させデジタル入力信号VINに対応したアナログ
出力を選択すると同時に、上述の選択したスイッチS
(1)〜S(2n )の出力に含まれる誤差電圧と同一の
補正電圧を出力する補正用スイッチSK(1)〜SK
(i)を選択するデコーダ回路10と、前記補正用スイ
ッチSK(1)〜SK(i)の他方の端子を共通にし非
反転入力とするバッファ回路4と、スイッチS(1)〜
S(2n )の他方の端子を共通とし非反転入力とする。
加算器5と、加算器5の反転入力とバッファ回路4の出
力間に設けた抵抗Rfによって構成されている。
された2n 個の抵抗Rと、これら抵抗Rの一端に一方の
端子が接続された2n 個のスイッチS(1)〜S
(2n )と、前記直列に接続された2n 個の抵抗Rに直
列に接続した補正抵抗rkと、これら補正抵抗rkの一
端に一方の端子が接続されたi個の補正用スイッチSK
(1)〜SK(i)と、デジタル入力信号VINにより
スイッチS(1)〜S(2n)の中より1つのスイッチ
を導通させデジタル入力信号VINに対応したアナログ
出力を選択すると同時に、上述の選択したスイッチS
(1)〜S(2n )の出力に含まれる誤差電圧と同一の
補正電圧を出力する補正用スイッチSK(1)〜SK
(i)を選択するデコーダ回路10と、前記補正用スイ
ッチSK(1)〜SK(i)の他方の端子を共通にし非
反転入力とするバッファ回路4と、スイッチS(1)〜
S(2n )の他方の端子を共通とし非反転入力とする。
加算器5と、加算器5の反転入力とバッファ回路4の出
力間に設けた抵抗Rfによって構成されている。
【0014】また、抵抗RおよびスイッチS(1)〜S
(2n )は従来例と同じく図7に示す配置となってお
り、従来例と同様に抵抗網1のおり返し部(図7ではS
(32)とS(33)の間)における電極3Aによる寄
生抵抗rが図1中の回路図中に含まれている。本発明に
よるデジタル・アナログ変換器の出力電圧V0は次式で
表せる。
(2n )は従来例と同じく図7に示す配置となってお
り、従来例と同様に抵抗網1のおり返し部(図7ではS
(32)とS(33)の間)における電極3Aによる寄
生抵抗rが図1中の回路図中に含まれている。本発明に
よるデジタル・アナログ変換器の出力電圧V0は次式で
表せる。
【0015】
【0016】但しS:デジタル入力信号により選択され
るスイッチの番号 m:S番目のスイッチがONした時の抵抗ストリングス
に含まれるおり返し部の数 r:おり返し部の寄生抵抗値 rk:補正抵抗値 K:S番目のスイッチがONする時に同時にONする補 正スイッチの番号 A:rkの数 r:抵抗ストリングスに流れる電流 (1)式中の(m・r)iの項がおり返し部の寄生抵抗
による誤差電圧であるスイッチS(1)〜S(2 n )の
ONする状態によりこの値が変化する為、出力に直線性
歪として現われていた。本発明では第2項中の(k・r
k)iを前記(m・r)iの項と同一になるように設計
することで誤差電圧を削除することが出来る構成となっ
ている。即ち
るスイッチの番号 m:S番目のスイッチがONした時の抵抗ストリングス
に含まれるおり返し部の数 r:おり返し部の寄生抵抗値 rk:補正抵抗値 K:S番目のスイッチがONする時に同時にONする補 正スイッチの番号 A:rkの数 r:抵抗ストリングスに流れる電流 (1)式中の(m・r)iの項がおり返し部の寄生抵抗
による誤差電圧であるスイッチS(1)〜S(2 n )の
ONする状態によりこの値が変化する為、出力に直線性
歪として現われていた。本発明では第2項中の(k・r
k)iを前記(m・r)iの項と同一になるように設計
することで誤差電圧を削除することが出来る構成となっ
ている。即ち
【0017】
【0018】とすることにより(1)式中の(m・r)
iの項が削除され次式となる。
iの項が削除され次式となる。
【0019】
【0020】次に具体的な例で説明すると(Rf/R
i)=1の時(2)式よりK=2m、即ち、おり返し部
1回につき補正抵抗rkを寄生抵抗rの2倍の値にする
ことにより(3)式が成立する。これは補正抵抗rkを
図2に示すように寄生抵抗rの2倍の値となるパターン
として設計するか、補正抵抗rkを寄生抵抗rと同一と
して一つおきに補正スイッチSK(1)〜SK(i)を
選択すれば容易に実現出来る。
i)=1の時(2)式よりK=2m、即ち、おり返し部
1回につき補正抵抗rkを寄生抵抗rの2倍の値にする
ことにより(3)式が成立する。これは補正抵抗rkを
図2に示すように寄生抵抗rの2倍の値となるパターン
として設計するか、補正抵抗rkを寄生抵抗rと同一と
して一つおきに補正スイッチSK(1)〜SK(i)を
選択すれば容易に実現出来る。
【0021】また、図2に示す補正抵抗rkは図7のお
り返し部電極3Aと同一構造(例えばアルミ電極)で形
成すれば両者の整合も取れ、(3)式は成立するので設
計上パターンを変えても効果は得られる。
り返し部電極3Aと同一構造(例えばアルミ電極)で形
成すれば両者の整合も取れ、(3)式は成立するので設
計上パターンを変えても効果は得られる。
【0022】同様に(Rf/Ri)=0.5の時は同じ
く(2)式よりk=3m、即ち、おり返し部1回につき
補正抵抗rkを寄生抵抗rの3倍の値となるように設計
すれば良い。さらに、Kがmの正数倍とならないような
(Rf/Ri)の場合には、補正抵抗rkの値を必要な
倍率に設計すれば良い。
く(2)式よりk=3m、即ち、おり返し部1回につき
補正抵抗rkを寄生抵抗rの3倍の値となるように設計
すれば良い。さらに、Kがmの正数倍とならないような
(Rf/Ri)の場合には、補正抵抗rkの値を必要な
倍率に設計すれば良い。
【0023】次に、本発明の第2の実施例抵抗ストリン
グス型デジタル・アナログ変換器について図面を参照し
て説明する。
グス型デジタル・アナログ変換器について図面を参照し
て説明する。
【0024】本発明による第2の実施例の抵抗ストリン
グス型デジタル・アナログ変換器の回路図を示す図5を
参照とすると、この実施例のデジタル・アナログ変換器
は、第1実施例の加算器5を差動増幅器6に置き変え、
補正用スイッチSK(1)〜SK(i)の他方の端子を
共通にし非反転入力とするバッファ回路4Aと、スイッ
チS(1)〜S(2n )の他方の端子を共通にし非反転
入力とするバッファ回路4Bと、バッファ回路4Bの出
力と差動増幅器6の非反転入力との間に設けた抵抗Ri
と、バッファ回路4Aの出力と差動増幅器6の反転入力
との間に設けら抵抗Riと、前記差動増幅器6の非反転
入力と接地間に設けら抵抗Rfと、前記差動増幅器6の
入力と反転入力間に設けた抵抗Rfとで構成される。
グス型デジタル・アナログ変換器の回路図を示す図5を
参照とすると、この実施例のデジタル・アナログ変換器
は、第1実施例の加算器5を差動増幅器6に置き変え、
補正用スイッチSK(1)〜SK(i)の他方の端子を
共通にし非反転入力とするバッファ回路4Aと、スイッ
チS(1)〜S(2n )の他方の端子を共通にし非反転
入力とするバッファ回路4Bと、バッファ回路4Bの出
力と差動増幅器6の非反転入力との間に設けた抵抗Ri
と、バッファ回路4Aの出力と差動増幅器6の反転入力
との間に設けら抵抗Riと、前記差動増幅器6の非反転
入力と接地間に設けら抵抗Rfと、前記差動増幅器6の
入力と反転入力間に設けた抵抗Rfとで構成される。
【0025】本実施例によるデジタル・アナログ変換器
のアナログの出力電圧V0は次式で与えられる。
のアナログの出力電圧V0は次式で与えられる。
【0026】
【0027】但しS,m,r,rk,K,A,iは
(1)式と同一本実施例では rk=r,K=m……(5) とすれば出力電圧V0の中に含まれる誤差電圧を削除出
来次式となる
(1)式と同一本実施例では rk=r,K=m……(5) とすれば出力電圧V0の中に含まれる誤差電圧を削除出
来次式となる
【0028】
【0029】(5)式の条件より本実施例ではK=m,
即ちおり返し1回につき補正抵抗rkを寄生抵抗rと同
一の値のすることにより(6)式が成立し、抵抗Riお
よび抵抗Rfの比に影響されない。従って、補正抵抗r
kの数は抵抗ストリングスのおり返し部の数だけ用意す
れば良いという効果がある。
即ちおり返し1回につき補正抵抗rkを寄生抵抗rと同
一の値のすることにより(6)式が成立し、抵抗Riお
よび抵抗Rfの比に影響されない。従って、補正抵抗r
kの数は抵抗ストリングスのおり返し部の数だけ用意す
れば良いという効果がある。
【0030】次に、本発明の第3の実施例の抵抗ストリ
ングス型デジタル・アナログ変換器について図面を参照
して説明する。
ングス型デジタル・アナログ変換器について図面を参照
して説明する。
【0031】図4は抵抗ストリングスの一部を示す平面
図で上述の従来例で説明した図7に示す抵抗ストリング
スをさらに縮小改良したものである。即ち、抵抗網1の
側面に等間隔(図中l1)にコンタクト2A及び電極3
を設けて電位分割することにより、抵抗ラダー上のコン
タクトを削除しその分の面積を縮小したパターンであ
る。又、抵抗網1のおり返し部ではとなりの抵抗網との
接続をコンタクトを介しており返し部電極3Aで接続し
ていることは図7に示すものと同様である。
図で上述の従来例で説明した図7に示す抵抗ストリング
スをさらに縮小改良したものである。即ち、抵抗網1の
側面に等間隔(図中l1)にコンタクト2A及び電極3
を設けて電位分割することにより、抵抗ラダー上のコン
タクトを削除しその分の面積を縮小したパターンであ
る。又、抵抗網1のおり返し部ではとなりの抵抗網との
接続をコンタクトを介しており返し部電極3Aで接続し
ていることは図7に示すものと同様である。
【0032】この様なパターンを採用する場合従来例で
は、おり返し部電極3Aの寄生抵抗だけでなく、おり返
し部のコンタクト2の抵抗も寄生抵抗として加わるため
図7に示すパターンよりさらに誤差電圧が増加しデジタ
ル・アナログ変換器の直線性を悪化させる結果となって
いた。
は、おり返し部電極3Aの寄生抵抗だけでなく、おり返
し部のコンタクト2の抵抗も寄生抵抗として加わるため
図7に示すパターンよりさらに誤差電圧が増加しデジタ
ル・アナログ変換器の直線性を悪化させる結果となって
いた。
【0033】この実施例は、このようなパターンにおい
て、図3に示す補正抵抗の形状とすることにより第1お
よび、第2のそれぞれの実施例にて説明した効果が容易
に得られる。即ち図4中のおり返し部電極3Aと同一の
抵抗となる配線3Bとおり返し部のコンタクト2と抵抗
網1の側部に設けたコンタクト2Aの中心線との間隔l
2およびl3の和からとなり合うコンタクト2Aの中心
線の間隔l1を引いた間隔lを有する単位抵抗r′とで
補正抵抗rkを構成すれば良い。
て、図3に示す補正抵抗の形状とすることにより第1お
よび、第2のそれぞれの実施例にて説明した効果が容易
に得られる。即ち図4中のおり返し部電極3Aと同一の
抵抗となる配線3Bとおり返し部のコンタクト2と抵抗
網1の側部に設けたコンタクト2Aの中心線との間隔l
2およびl3の和からとなり合うコンタクト2Aの中心
線の間隔l1を引いた間隔lを有する単位抵抗r′とで
補正抵抗rkを構成すれば良い。
【0034】
【発明の効果】以上、説明したように本発明は、抵抗ス
トリングスと直列に接続した補正抵抗網と、補正抵抗網
のいずれかを選択する補正用スイッチと、抵抗ストリン
グスの出力と補正用スイッチの出力を加算器又は差動増
幅器で加算することにより抵抗ストリングスをおり返し
て配置する時のおり返し部で発生する寄生抵抗による誤
差電圧を容易に削除することが出来るので抵抗ストリン
グス型デジタル・アナログ変換器の直線性を改善し変換
を高精度化出来る効果がある。
トリングスと直列に接続した補正抵抗網と、補正抵抗網
のいずれかを選択する補正用スイッチと、抵抗ストリン
グスの出力と補正用スイッチの出力を加算器又は差動増
幅器で加算することにより抵抗ストリングスをおり返し
て配置する時のおり返し部で発生する寄生抵抗による誤
差電圧を容易に削除することが出来るので抵抗ストリン
グス型デジタル・アナログ変換器の直線性を改善し変換
を高精度化出来る効果がある。
【図1】本発明の第1の実施例のデジタル・アナログ変
換器の回路図である。
換器の回路図である。
【図2】図1に示すデジタル・アナログ変換器の補正抵
抗の平面図である。
抗の平面図である。
【図3】本発明の第3の実施例のデジタル・アナログ変
換器の補正抵抗の平面図である。
換器の補正抵抗の平面図である。
【図4】本発明の第3の実施例のデジタル・アナログ変
換器の抵抗ストリングスの平面図である。
換器の抵抗ストリングスの平面図である。
【図5】本発明の第2の実施例デジタル・アナログ変換
器の回路図である。
器の回路図である。
【図6】従来のデジタル・アナログ変換器の回路図であ
る。
る。
【図7】図6に示す従来のデジタル・アナログ変換器の
抵抗ストリングスの平面図である。
抵抗ストリングスの平面図である。
【図8】図6に示す従来のデジタル・アナログ変換器の
他の抵抗ストリングスの平面図である。
他の抵抗ストリングスの平面図である。
R 抵抗ストリングス単位抵抗 rk 補正抵抗 S(1)〜S(2n ) 抵抗ストリングスのスイッチ SK(1)〜SK(i) 補正用スイッチ 4,4A,4B バッファ回路 5 加算器 6 差動増幅器 10 デコーダ
Claims (4)
- 【請求項1】 デジタル入力データをデコードするデコ
ーダと、複数の単位抵抗の直列回路網からなる抵抗スト
リングスと、この抵抗ストリングスのいずれかの接続点
を前記デコーダの出力により選択するスイッチとを備
え、前記デコーダでデコードされたデータに応じたアナ
ログ電圧を生成するデジタル・アナログ変換器であっ
て、前記抵抗ストリングスを半導体基板上に平面配置し
前記単位抵抗を金属配線で接続する接続部を具備するデ
ジタル・アナログ変換器において、前記抵抗ストリング
スに直列接続し前記接続部の前記金属配線と同一構造の
金属配線で構成される補正用抵抗網と、この補正用抵抗
網のいずれかの接続点を選択する補正用スイッチと、前
記補正用スイッチの共通出力と、前記抵抗ストリングス
に接続した前記スイッチの共通出力とを加算する加算器
とを備え、前記補正用抵抗網の前記接続部で発生したデ
ジタル・アナログ変換誤差電圧にほぼ等しい電圧を発生
して前記デジタル・アナログ変換誤差電圧を補正するこ
とを特徴とするデジタル・アナログ変換器。 - 【請求項2】 前記補正用スイッチの共通出力を非反転
入力とする第1のバッファ回路を備え、前記抵抗ストリ
ングスに接続した前記スイッチの共通出力を前記加算器
の非反転入力とし、前記第1のバッファ回路の出力を前
記加算器の反転入力とする請求項1記載のデジタル・ア
ナログ変換器。 - 【請求項3】 前記補正用スイッチの共通出力を非反転
入力とする第1のバッファ回路と、前記抵抗ストリング
スに接続した前記スイッチの共通出力を非反転入力とす
る第2のバッファ回路とを備え、前記第2のバッファ回
路の出力を前記加算器の非反転入力とし、前記第1のバ
ッファ回路の出力を前記加算器の反転入力とする請求項
1記載のデジタル・アナログ変換器。 - 【請求項4】 前記加算器を差動増巾器に置換えて構成
する請求項3記載のデジタル・アナログ変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5224323A JP2663845B2 (ja) | 1993-09-09 | 1993-09-09 | デジタル・アナログ変換器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5224323A JP2663845B2 (ja) | 1993-09-09 | 1993-09-09 | デジタル・アナログ変換器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0786949A JPH0786949A (ja) | 1995-03-31 |
JP2663845B2 true JP2663845B2 (ja) | 1997-10-15 |
Family
ID=16811957
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5224323A Expired - Lifetime JP2663845B2 (ja) | 1993-09-09 | 1993-09-09 | デジタル・アナログ変換器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2663845B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2001156640A (ja) * | 1999-11-30 | 2001-06-08 | Yamaha Corp | ディジタル/アナログ変換器 |
JP5325587B2 (ja) * | 2009-01-19 | 2013-10-23 | 新日本無線株式会社 | D/a変換回路 |
JP5551731B2 (ja) * | 2012-03-29 | 2014-07-16 | 旭化成エレクトロニクス株式会社 | 非反転バッファ回路 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JPH0313123A (ja) * | 1989-06-12 | 1991-01-22 | Mitsubishi Electric Corp | D/a変換器 |
-
1993
- 1993-09-09 JP JP5224323A patent/JP2663845B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0786949A (ja) | 1995-03-31 |
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Legal Events
Date | Code | Title | Description |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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