JP2663845B2 - デジタル・アナログ変換器 - Google Patents
デジタル・アナログ変換器Info
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- JP2663845B2 JP2663845B2 JP5224323A JP22432393A JP2663845B2 JP 2663845 B2 JP2663845 B2 JP 2663845B2 JP 5224323 A JP5224323 A JP 5224323A JP 22432393 A JP22432393 A JP 22432393A JP 2663845 B2 JP2663845 B2 JP 2663845B2
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Description
【０００１】
【産業上の利用分野】本発明はデジタル・アナログ変換
器に関し、特に抵抗ストリング型のデジタル・アナログ
変換器に関する。
器に関し、特に抵抗ストリング型のデジタル・アナログ
変換器に関する。
【０００２】
【従来の技術】従来の抵抗ストリングス型デジタル・ア
ナログ変換器の構成を示す図６を参照すると、従来の抵
抗ストリングス型デジタル・アナログ変換器は、基準電
源ＶＲＥＦと接地の間に直列に接続された２n 個の抵抗
Ｒと、これら抵抗Ｒの一端に一方の端子が接続された２
n 個のスチッチＳ（１）〜Ｓ（２n ）と、デジタル入力
信号ＶＩＮによりスイッチＳ（１）〜Ｓ（２n ）の中よ
り１つのスイッチを導通させるデコーダ６０と、上記ス
イッチＳ（１）〜Ｓ（２n ）の他方の端子を共通にし非
反転入力とするバッファアンプ６４とにより構成され
る。抵抗Ｒ１および抵抗Ｒ２はアナログ出力Ｖ０レベル
の最小値および最大値をそれぞれ調整する抵抗であり省
略することもある。又、スイッチＳ（１）〜Ｓ（２n ）
は通常ＭＯＳトランジスタで構成され、デコーダ６０の
出力は各々のスイッチのゲートに接続されている。さら
に抵抗Ｒおよびスイッチはデジタル入力ビット数ｎに応
じて構成数が決まり、例えばデジタル入力ビット数が１
０ビットの場合２10＝１０２４個の抵抗Ｒおよびスイッ
チをそれぞれ必要とする。
ナログ変換器の構成を示す図６を参照すると、従来の抵
抗ストリングス型デジタル・アナログ変換器は、基準電
源ＶＲＥＦと接地の間に直列に接続された２n 個の抵抗
Ｒと、これら抵抗Ｒの一端に一方の端子が接続された２
n 個のスチッチＳ（１）〜Ｓ（２n ）と、デジタル入力
信号ＶＩＮによりスイッチＳ（１）〜Ｓ（２n ）の中よ
り１つのスイッチを導通させるデコーダ６０と、上記ス
イッチＳ（１）〜Ｓ（２n ）の他方の端子を共通にし非
反転入力とするバッファアンプ６４とにより構成され
る。抵抗Ｒ１および抵抗Ｒ２はアナログ出力Ｖ０レベル
の最小値および最大値をそれぞれ調整する抵抗であり省
略することもある。又、スイッチＳ（１）〜Ｓ（２n ）
は通常ＭＯＳトランジスタで構成され、デコーダ６０の
出力は各々のスイッチのゲートに接続されている。さら
に抵抗Ｒおよびスイッチはデジタル入力ビット数ｎに応
じて構成数が決まり、例えばデジタル入力ビット数が１
０ビットの場合２10＝１０２４個の抵抗Ｒおよびスイッ
チをそれぞれ必要とする。
【０００３】
【発明が解決しようとする課題】この従来の抵抗ストリ
ングス型デジタル・アナログ変換器は、デジタル入力ビ
ット数の増加により抵抗Ｒとスチッチの数量が増加する
ため、集積回路化するには図７に示す配置とすることが
一般的である。
ングス型デジタル・アナログ変換器は、デジタル入力ビ
ット数の増加により抵抗Ｒとスチッチの数量が増加する
ため、集積回路化するには図７に示す配置とすることが
一般的である。
【０００４】即ち、図７に示すように、数１０個の抵抗
を直列に配置した抵抗網１（図７では３２個）と抵抗網
を構成する抵抗の本数と同数のスイッチ（図７では３２
個）を単位としこれを列方向にくり返し配置して、所望
の規模の抵抗とスイッチを得る構成としている。
を直列に配置した抵抗網１（図７では３２個）と抵抗網
を構成する抵抗の本数と同数のスイッチ（図７では３２
個）を単位としこれを列方向にくり返し配置して、所望
の規模の抵抗とスイッチを得る構成としている。
【０００５】これにより抵抗網１の端部、即ち、おり返
し部電極３Ａにより抵抗網を接続する構成となるためこ
れによる寄生抵抗が直列に加わる。この形式のデジタル
・アナログ変換器の変換速度は抵抗ストリングスの合成
抵抗とスイッチの抵抗とスイッチおよびバッファアンプ
の入力容量との時定数で決められるため、９ビットで５
００ＫＨＺの変換速度のデジタル・アナログ変換器では
抵抗ストリングスを構成する単位抵抗は数１０Ωとする
必要がある。また、デジタル入力ビット数が１ビット増
加すると抵抗とスイッチの数量が２倍となるため単位抵
抗も（１／２）にする必要がある。
し部電極３Ａにより抵抗網を接続する構成となるためこ
れによる寄生抵抗が直列に加わる。この形式のデジタル
・アナログ変換器の変換速度は抵抗ストリングスの合成
抵抗とスイッチの抵抗とスイッチおよびバッファアンプ
の入力容量との時定数で決められるため、９ビットで５
００ＫＨＺの変換速度のデジタル・アナログ変換器では
抵抗ストリングスを構成する単位抵抗は数１０Ωとする
必要がある。また、デジタル入力ビット数が１ビット増
加すると抵抗とスイッチの数量が２倍となるため単位抵
抗も（１／２）にする必要がある。
【０００６】一方、図７に示すおり返し部電極３Ａは抵
抗網１の間隔が狭くならないかぎりその寄生抵抗値ｒを
小さくできないため、従来例ではビット数を増すほどお
り返し部電極３Ａによる寄生抵抗ｒの影響が顕著に表わ
れてしまうという欠点があった。このような欠点を解決
する手段としては、おり返し部電極３Ａに接続される単
位抵抗の値を寄生抵抗ｒの値だけ小さく設計する方法、
または、図８に示すように単位抵抗１Ａを配線３Ｂで各
々接続し、おり返し部電極３Ａと同一の寄生抵抗値を配
線３Ｂに持たせる方法がある。
抗網１の間隔が狭くならないかぎりその寄生抵抗値ｒを
小さくできないため、従来例ではビット数を増すほどお
り返し部電極３Ａによる寄生抵抗ｒの影響が顕著に表わ
れてしまうという欠点があった。このような欠点を解決
する手段としては、おり返し部電極３Ａに接続される単
位抵抗の値を寄生抵抗ｒの値だけ小さく設計する方法、
または、図８に示すように単位抵抗１Ａを配線３Ｂで各
々接続し、おり返し部電極３Ａと同一の寄生抵抗値を配
線３Ｂに持たせる方法がある。
【０００７】前者は、単位抵抗を構成する半導体基板中
の不純物拡散層もしくは各結晶シリコン膜と電極では抵
抗の整合が得られないという欠点があり、後者は抵抗領
域が著しく増加するという欠点があった。
の不純物拡散層もしくは各結晶シリコン膜と電極では抵
抗の整合が得られないという欠点があり、後者は抵抗領
域が著しく増加するという欠点があった。
【０００８】
【課題を解決するための手段】本発明のデジタル・アナ
ログ変換器は、デジタル入力データをデコードするデコ
ーダと、複数の単位抵抗の直列回路網からなる抵抗スト
リングスと、この抵抗ストリングスのいずれかの接続点
を前記デコーダの出力により選択するスイッチとを備
え、前記デコーダでデコードされたデータに応じたアナ
ログ電圧を生成するデジタル・アナログ変換器であっ
て、前記抵抗ストリングスを半導体基板上に平面配置し
前記単位抵抗を金属配線で接続する接続部を具備するデ
ジタル・アナログ変換器において、前記抵抗ストリング
スに直列接続し前記接続部の前記金属配線と同一構造の
金属配線で構成される補正用抵抗網と、この補正用抵抗
網のいずれかの接続点を選択する補正用スイッチと、前
記補正用スイッチの共通出力と、前記抵抗ストリングス
に接続した前記スイッチの共通出力とを加算する加算器
とを備え、前記補正用抵抗網の前記接続部で発生したデ
ジタル・アナログ変換誤差電圧にほぼ等しい電圧を発生
して前記デジタル・アナログ変換誤差電圧を補正する構
成である。
ログ変換器は、デジタル入力データをデコードするデコ
ーダと、複数の単位抵抗の直列回路網からなる抵抗スト
リングスと、この抵抗ストリングスのいずれかの接続点
を前記デコーダの出力により選択するスイッチとを備
え、前記デコーダでデコードされたデータに応じたアナ
ログ電圧を生成するデジタル・アナログ変換器であっ
て、前記抵抗ストリングスを半導体基板上に平面配置し
前記単位抵抗を金属配線で接続する接続部を具備するデ
ジタル・アナログ変換器において、前記抵抗ストリング
スに直列接続し前記接続部の前記金属配線と同一構造の
金属配線で構成される補正用抵抗網と、この補正用抵抗
網のいずれかの接続点を選択する補正用スイッチと、前
記補正用スイッチの共通出力と、前記抵抗ストリングス
に接続した前記スイッチの共通出力とを加算する加算器
とを備え、前記補正用抵抗網の前記接続部で発生したデ
ジタル・アナログ変換誤差電圧にほぼ等しい電圧を発生
して前記デジタル・アナログ変換誤差電圧を補正する構
成である。
【０００９】また、本発明のデジタル・アナログ変換器
は、前記補正用スイッチの共通出力を非反転入力とする
第１のバッファ回路を備え、前記抵抗ストリングスに接
続した前記スイッチの共通出力を前記加算器の非反転入
力とし、前記第１のバッファ回路の出力を前記加算器の
反転入力とする構成とすることもできる。
は、前記補正用スイッチの共通出力を非反転入力とする
第１のバッファ回路を備え、前記抵抗ストリングスに接
続した前記スイッチの共通出力を前記加算器の非反転入
力とし、前記第１のバッファ回路の出力を前記加算器の
反転入力とする構成とすることもできる。
【００１０】さらに、本発明のデジタル・アナログ変換
器は、前記補正用スイッチの共通出力を非反転入力とす
る第１のバッファ回路と、前記抵抗ストリングスに接続
した前記スイッチの共通出力を非反転入力とする第２の
バッファ回路とを備え、前記第２のバッファ回路の出力
を前記加算器の非反転入力とし、前記第１のバッファ回
路の出力を前記加算器の反転入力とする構成とすること
もできる。またさらに、本発明のデジタル・アナログ変
換器は、前記加算器を差動増巾器に置換えて構成するこ
ともできる。
器は、前記補正用スイッチの共通出力を非反転入力とす
る第１のバッファ回路と、前記抵抗ストリングスに接続
した前記スイッチの共通出力を非反転入力とする第２の
バッファ回路とを備え、前記第２のバッファ回路の出力
を前記加算器の非反転入力とし、前記第１のバッファ回
路の出力を前記加算器の反転入力とする構成とすること
もできる。またさらに、本発明のデジタル・アナログ変
換器は、前記加算器を差動増巾器に置換えて構成するこ
ともできる。
【００１１】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１２】図１は本発明による第１の実施例の抵抗ス
トリングス型デジタル・アナログ変換器の回路図であ
る。
トリングス型デジタル・アナログ変換器の回路図であ
る。
【００１３】基準電源ＶＲＥＦと接地の間に直列に接続
された２n 個の抵抗Ｒと、これら抵抗Ｒの一端に一方の
端子が接続された２n 個のスイッチＳ（１）〜Ｓ
（２n ）と、前記直列に接続された２n 個の抵抗Ｒに直
列に接続した補正抵抗ｒｋと、これら補正抵抗ｒｋの一
端に一方の端子が接続されたｉ個の補正用スイッチＳＫ
（１）〜ＳＫ（ｉ）と、デジタル入力信号ＶＩＮにより
スイッチＳ（１）〜Ｓ（２n）の中より１つのスイッチ
を導通させデジタル入力信号ＶＩＮに対応したアナログ
出力を選択すると同時に、上述の選択したスイッチＳ
（１）〜Ｓ（２n ）の出力に含まれる誤差電圧と同一の
補正電圧を出力する補正用スイッチＳＫ（１）〜ＳＫ
（ｉ）を選択するデコーダ回路１０と、前記補正用スイ
ッチＳＫ（１）〜ＳＫ（ｉ）の他方の端子を共通にし非
反転入力とするバッファ回路４と、スイッチＳ（１）〜
Ｓ（２n ）の他方の端子を共通とし非反転入力とする。
加算器５と、加算器５の反転入力とバッファ回路４の出
力間に設けた抵抗Ｒｆによって構成されている。
された２n 個の抵抗Ｒと、これら抵抗Ｒの一端に一方の
端子が接続された２n 個のスイッチＳ（１）〜Ｓ
（２n ）と、前記直列に接続された２n 個の抵抗Ｒに直
列に接続した補正抵抗ｒｋと、これら補正抵抗ｒｋの一
端に一方の端子が接続されたｉ個の補正用スイッチＳＫ
（１）〜ＳＫ（ｉ）と、デジタル入力信号ＶＩＮにより
スイッチＳ（１）〜Ｓ（２n）の中より１つのスイッチ
を導通させデジタル入力信号ＶＩＮに対応したアナログ
出力を選択すると同時に、上述の選択したスイッチＳ
（１）〜Ｓ（２n ）の出力に含まれる誤差電圧と同一の
補正電圧を出力する補正用スイッチＳＫ（１）〜ＳＫ
（ｉ）を選択するデコーダ回路１０と、前記補正用スイ
ッチＳＫ（１）〜ＳＫ（ｉ）の他方の端子を共通にし非
反転入力とするバッファ回路４と、スイッチＳ（１）〜
Ｓ（２n ）の他方の端子を共通とし非反転入力とする。
加算器５と、加算器５の反転入力とバッファ回路４の出
力間に設けた抵抗Ｒｆによって構成されている。
【００１４】また、抵抗ＲおよびスイッチＳ（１）〜Ｓ
（２n ）は従来例と同じく図７に示す配置となってお
り、従来例と同様に抵抗網１のおり返し部（図７ではＳ
（３２）とＳ（３３）の間）における電極３Ａによる寄
生抵抗ｒが図１中の回路図中に含まれている。本発明に
よるデジタル・アナログ変換器の出力電圧Ｖ０は次式で
表せる。
（２n ）は従来例と同じく図７に示す配置となってお
り、従来例と同様に抵抗網１のおり返し部（図７ではＳ
（３２）とＳ（３３）の間）における電極３Ａによる寄
生抵抗ｒが図１中の回路図中に含まれている。本発明に
よるデジタル・アナログ変換器の出力電圧Ｖ０は次式で
表せる。
【００１５】
【００１６】但しＳ：デジタル入力信号により選択され
るスイッチの番号 ｍ：Ｓ番目のスイッチがＯＮした時の抵抗ストリングス
に含まれるおり返し部の数 ｒ：おり返し部の寄生抵抗値 ｒｋ：補正抵抗値 Ｋ：Ｓ番目のスイッチがＯＮする時に同時にＯＮする補 正スイッチの番号 Ａ：ｒｋの数 ｒ：抵抗ストリングスに流れる電流 （１）式中の（ｍ・ｒ）ｉの項がおり返し部の寄生抵抗
による誤差電圧であるスイッチＳ（１）〜Ｓ（２ n ）の
ＯＮする状態によりこの値が変化する為、出力に直線性
歪として現われていた。本発明では第２項中の（ｋ・ｒ
ｋ）ｉを前記（ｍ・ｒ）ｉの項と同一になるように設計
することで誤差電圧を削除することが出来る構成となっ
ている。即ち
るスイッチの番号 ｍ：Ｓ番目のスイッチがＯＮした時の抵抗ストリングス
に含まれるおり返し部の数 ｒ：おり返し部の寄生抵抗値 ｒｋ：補正抵抗値 Ｋ：Ｓ番目のスイッチがＯＮする時に同時にＯＮする補 正スイッチの番号 Ａ：ｒｋの数 ｒ：抵抗ストリングスに流れる電流 （１）式中の（ｍ・ｒ）ｉの項がおり返し部の寄生抵抗
による誤差電圧であるスイッチＳ（１）〜Ｓ（２ n ）の
ＯＮする状態によりこの値が変化する為、出力に直線性
歪として現われていた。本発明では第２項中の（ｋ・ｒ
ｋ）ｉを前記（ｍ・ｒ）ｉの項と同一になるように設計
することで誤差電圧を削除することが出来る構成となっ
ている。即ち
【００１７】
【００１８】とすることにより（１）式中の（ｍ・ｒ）
ｉの項が削除され次式となる。
ｉの項が削除され次式となる。
【００１９】
【００２０】次に具体的な例で説明すると（Ｒｆ／Ｒ
ｉ）＝１の時（２）式よりＫ＝２ｍ、即ち、おり返し部
１回につき補正抵抗ｒｋを寄生抵抗ｒの２倍の値にする
ことにより（３）式が成立する。これは補正抵抗ｒｋを
図２に示すように寄生抵抗ｒの２倍の値となるパターン
として設計するか、補正抵抗ｒｋを寄生抵抗ｒと同一と
して一つおきに補正スイッチＳＫ（１）〜ＳＫ（ｉ）を
選択すれば容易に実現出来る。
ｉ）＝１の時（２）式よりＫ＝２ｍ、即ち、おり返し部
１回につき補正抵抗ｒｋを寄生抵抗ｒの２倍の値にする
ことにより（３）式が成立する。これは補正抵抗ｒｋを
図２に示すように寄生抵抗ｒの２倍の値となるパターン
として設計するか、補正抵抗ｒｋを寄生抵抗ｒと同一と
して一つおきに補正スイッチＳＫ（１）〜ＳＫ（ｉ）を
選択すれば容易に実現出来る。
【００２１】また、図２に示す補正抵抗ｒｋは図７のお
り返し部電極３Ａと同一構造（例えばアルミ電極）で形
成すれば両者の整合も取れ、（３）式は成立するので設
計上パターンを変えても効果は得られる。
り返し部電極３Ａと同一構造（例えばアルミ電極）で形
成すれば両者の整合も取れ、（３）式は成立するので設
計上パターンを変えても効果は得られる。
【００２２】同様に（Ｒｆ／Ｒｉ）＝０．５の時は同じ
く（２）式よりｋ＝３ｍ、即ち、おり返し部１回につき
補正抵抗ｒｋを寄生抵抗ｒの３倍の値となるように設計
すれば良い。さらに、Ｋがｍの正数倍とならないような
（Ｒｆ／Ｒｉ）の場合には、補正抵抗ｒｋの値を必要な
倍率に設計すれば良い。
く（２）式よりｋ＝３ｍ、即ち、おり返し部１回につき
補正抵抗ｒｋを寄生抵抗ｒの３倍の値となるように設計
すれば良い。さらに、Ｋがｍの正数倍とならないような
（Ｒｆ／Ｒｉ）の場合には、補正抵抗ｒｋの値を必要な
倍率に設計すれば良い。
【００２３】次に、本発明の第２の実施例抵抗ストリン
グス型デジタル・アナログ変換器について図面を参照し
て説明する。
グス型デジタル・アナログ変換器について図面を参照し
て説明する。
【００２４】本発明による第２の実施例の抵抗ストリン
グス型デジタル・アナログ変換器の回路図を示す図５を
参照とすると、この実施例のデジタル・アナログ変換器
は、第１実施例の加算器５を差動増幅器６に置き変え、
補正用スイッチＳＫ（１）〜ＳＫ（ｉ）の他方の端子を
共通にし非反転入力とするバッファ回路４Ａと、スイッ
チＳ（１）〜Ｓ（２n ）の他方の端子を共通にし非反転
入力とするバッファ回路４Ｂと、バッファ回路４Ｂの出
力と差動増幅器６の非反転入力との間に設けた抵抗Ｒｉ
と、バッファ回路４Ａの出力と差動増幅器６の反転入力
との間に設けら抵抗Ｒｉと、前記差動増幅器６の非反転
入力と接地間に設けら抵抗Ｒｆと、前記差動増幅器６の
入力と反転入力間に設けた抵抗Ｒｆとで構成される。
グス型デジタル・アナログ変換器の回路図を示す図５を
参照とすると、この実施例のデジタル・アナログ変換器
は、第１実施例の加算器５を差動増幅器６に置き変え、
補正用スイッチＳＫ（１）〜ＳＫ（ｉ）の他方の端子を
共通にし非反転入力とするバッファ回路４Ａと、スイッ
チＳ（１）〜Ｓ（２n ）の他方の端子を共通にし非反転
入力とするバッファ回路４Ｂと、バッファ回路４Ｂの出
力と差動増幅器６の非反転入力との間に設けた抵抗Ｒｉ
と、バッファ回路４Ａの出力と差動増幅器６の反転入力
との間に設けら抵抗Ｒｉと、前記差動増幅器６の非反転
入力と接地間に設けら抵抗Ｒｆと、前記差動増幅器６の
入力と反転入力間に設けた抵抗Ｒｆとで構成される。
【００２５】本実施例によるデジタル・アナログ変換器
のアナログの出力電圧Ｖ０は次式で与えられる。
のアナログの出力電圧Ｖ０は次式で与えられる。
【００２６】
【００２７】但しＳ，ｍ，ｒ，ｒｋ，Ｋ，Ａ，ｉは
（１）式と同一本実施例では ｒｋ＝ｒ，Ｋ＝ｍ……（５） とすれば出力電圧Ｖ０の中に含まれる誤差電圧を削除出
来次式となる
（１）式と同一本実施例では ｒｋ＝ｒ，Ｋ＝ｍ……（５） とすれば出力電圧Ｖ０の中に含まれる誤差電圧を削除出
来次式となる
【００２８】
【００２９】（５）式の条件より本実施例ではＫ＝ｍ，
即ちおり返し１回につき補正抵抗ｒｋを寄生抵抗ｒと同
一の値のすることにより（６）式が成立し、抵抗Ｒｉお
よび抵抗Ｒｆの比に影響されない。従って、補正抵抗ｒ
ｋの数は抵抗ストリングスのおり返し部の数だけ用意す
れば良いという効果がある。
即ちおり返し１回につき補正抵抗ｒｋを寄生抵抗ｒと同
一の値のすることにより（６）式が成立し、抵抗Ｒｉお
よび抵抗Ｒｆの比に影響されない。従って、補正抵抗ｒ
ｋの数は抵抗ストリングスのおり返し部の数だけ用意す
れば良いという効果がある。
【００３０】次に、本発明の第３の実施例の抵抗ストリ
ングス型デジタル・アナログ変換器について図面を参照
して説明する。
ングス型デジタル・アナログ変換器について図面を参照
して説明する。
【００３１】図４は抵抗ストリングスの一部を示す平面
図で上述の従来例で説明した図７に示す抵抗ストリング
スをさらに縮小改良したものである。即ち、抵抗網１の
側面に等間隔（図中ｌ１）にコンタクト２Ａ及び電極３
を設けて電位分割することにより、抵抗ラダー上のコン
タクトを削除しその分の面積を縮小したパターンであ
る。又、抵抗網１のおり返し部ではとなりの抵抗網との
接続をコンタクトを介しており返し部電極３Ａで接続し
ていることは図７に示すものと同様である。
図で上述の従来例で説明した図７に示す抵抗ストリング
スをさらに縮小改良したものである。即ち、抵抗網１の
側面に等間隔（図中ｌ１）にコンタクト２Ａ及び電極３
を設けて電位分割することにより、抵抗ラダー上のコン
タクトを削除しその分の面積を縮小したパターンであ
る。又、抵抗網１のおり返し部ではとなりの抵抗網との
接続をコンタクトを介しており返し部電極３Ａで接続し
ていることは図７に示すものと同様である。
【００３２】この様なパターンを採用する場合従来例で
は、おり返し部電極３Ａの寄生抵抗だけでなく、おり返
し部のコンタクト２の抵抗も寄生抵抗として加わるため
図７に示すパターンよりさらに誤差電圧が増加しデジタ
ル・アナログ変換器の直線性を悪化させる結果となって
いた。
は、おり返し部電極３Ａの寄生抵抗だけでなく、おり返
し部のコンタクト２の抵抗も寄生抵抗として加わるため
図７に示すパターンよりさらに誤差電圧が増加しデジタ
ル・アナログ変換器の直線性を悪化させる結果となって
いた。
【００３３】この実施例は、このようなパターンにおい
て、図３に示す補正抵抗の形状とすることにより第１お
よび、第２のそれぞれの実施例にて説明した効果が容易
に得られる。即ち図４中のおり返し部電極３Ａと同一の
抵抗となる配線３Ｂとおり返し部のコンタクト２と抵抗
網１の側部に設けたコンタクト２Ａの中心線との間隔ｌ
２およびｌ３の和からとなり合うコンタクト２Ａの中心
線の間隔ｌ１を引いた間隔ｌを有する単位抵抗ｒ′とで
補正抵抗ｒｋを構成すれば良い。
て、図３に示す補正抵抗の形状とすることにより第１お
よび、第２のそれぞれの実施例にて説明した効果が容易
に得られる。即ち図４中のおり返し部電極３Ａと同一の
抵抗となる配線３Ｂとおり返し部のコンタクト２と抵抗
網１の側部に設けたコンタクト２Ａの中心線との間隔ｌ
２およびｌ３の和からとなり合うコンタクト２Ａの中心
線の間隔ｌ１を引いた間隔ｌを有する単位抵抗ｒ′とで
補正抵抗ｒｋを構成すれば良い。
【００３４】
【発明の効果】以上、説明したように本発明は、抵抗ス
トリングスと直列に接続した補正抵抗網と、補正抵抗網
のいずれかを選択する補正用スイッチと、抵抗ストリン
グスの出力と補正用スイッチの出力を加算器又は差動増
幅器で加算することにより抵抗ストリングスをおり返し
て配置する時のおり返し部で発生する寄生抵抗による誤
差電圧を容易に削除することが出来るので抵抗ストリン
グス型デジタル・アナログ変換器の直線性を改善し変換
を高精度化出来る効果がある。
トリングスと直列に接続した補正抵抗網と、補正抵抗網
のいずれかを選択する補正用スイッチと、抵抗ストリン
グスの出力と補正用スイッチの出力を加算器又は差動増
幅器で加算することにより抵抗ストリングスをおり返し
て配置する時のおり返し部で発生する寄生抵抗による誤
差電圧を容易に削除することが出来るので抵抗ストリン
グス型デジタル・アナログ変換器の直線性を改善し変換
を高精度化出来る効果がある。
【図１】本発明の第１の実施例のデジタル・アナログ変
換器の回路図である。
換器の回路図である。
【図２】図１に示すデジタル・アナログ変換器の補正抵
抗の平面図である。
抗の平面図である。
【図３】本発明の第３の実施例のデジタル・アナログ変
換器の補正抵抗の平面図である。
換器の補正抵抗の平面図である。
【図４】本発明の第３の実施例のデジタル・アナログ変
換器の抵抗ストリングスの平面図である。
換器の抵抗ストリングスの平面図である。
【図５】本発明の第２の実施例デジタル・アナログ変換
器の回路図である。
器の回路図である。
【図６】従来のデジタル・アナログ変換器の回路図であ
る。
る。
【図７】図６に示す従来のデジタル・アナログ変換器の
抵抗ストリングスの平面図である。
抵抗ストリングスの平面図である。
【図８】図６に示す従来のデジタル・アナログ変換器の
他の抵抗ストリングスの平面図である。
他の抵抗ストリングスの平面図である。
Ｒ 抵抗ストリングス単位抵抗 ｒｋ 補正抵抗 Ｓ（１）〜Ｓ（２n ） 抵抗ストリングスのスイッチ ＳＫ（１）〜ＳＫ（ｉ） 補正用スイッチ ４，４Ａ，４Ｂ バッファ回路 ５ 加算器 ６ 差動増幅器 １０ デコーダ
Claims (4)
- 【請求項１】 デジタル入力データをデコードするデコ
ーダと、複数の単位抵抗の直列回路網からなる抵抗スト
リングスと、この抵抗ストリングスのいずれかの接続点
を前記デコーダの出力により選択するスイッチとを備
え、前記デコーダでデコードされたデータに応じたアナ
ログ電圧を生成するデジタル・アナログ変換器であっ
て、前記抵抗ストリングスを半導体基板上に平面配置し
前記単位抵抗を金属配線で接続する接続部を具備するデ
ジタル・アナログ変換器において、前記抵抗ストリング
スに直列接続し前記接続部の前記金属配線と同一構造の
金属配線で構成される補正用抵抗網と、この補正用抵抗
網のいずれかの接続点を選択する補正用スイッチと、前
記補正用スイッチの共通出力と、前記抵抗ストリングス
に接続した前記スイッチの共通出力とを加算する加算器
とを備え、前記補正用抵抗網の前記接続部で発生したデ
ジタル・アナログ変換誤差電圧にほぼ等しい電圧を発生
して前記デジタル・アナログ変換誤差電圧を補正するこ
とを特徴とするデジタル・アナログ変換器。 - 【請求項２】 前記補正用スイッチの共通出力を非反転
入力とする第１のバッファ回路を備え、前記抵抗ストリ
ングスに接続した前記スイッチの共通出力を前記加算器
の非反転入力とし、前記第１のバッファ回路の出力を前
記加算器の反転入力とする請求項１記載のデジタル・ア
ナログ変換器。 - 【請求項３】 前記補正用スイッチの共通出力を非反転
入力とする第１のバッファ回路と、前記抵抗ストリング
スに接続した前記スイッチの共通出力を非反転入力とす
る第２のバッファ回路とを備え、前記第２のバッファ回
路の出力を前記加算器の非反転入力とし、前記第１のバ
ッファ回路の出力を前記加算器の反転入力とする請求項
１記載のデジタル・アナログ変換器。 - 【請求項４】 前記加算器を差動増巾器に置換えて構成
する請求項３記載のデジタル・アナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5224323A JP2663845B2 (ja) | 1993-09-09 | 1993-09-09 | デジタル・アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5224323A JP2663845B2 (ja) | 1993-09-09 | 1993-09-09 | デジタル・アナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0786949A JPH0786949A (ja) | 1995-03-31 |
| JP2663845B2 true JP2663845B2 (ja) | 1997-10-15 |
Family
ID=16811957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5224323A Expired - Lifetime JP2663845B2 (ja) | 1993-09-09 | 1993-09-09 | デジタル・アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2663845B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010026158A (ko) * | 1999-09-03 | 2001-04-06 | 구자홍 | 디지털/아날로그 컨버터 |
| JP2001156640A (ja) * | 1999-11-30 | 2001-06-08 | Yamaha Corp | ディジタル／アナログ変換器 |
| JP5325587B2 (ja) * | 2009-01-19 | 2013-10-23 | 新日本無線株式会社 | Ｄ／ａ変換回路 |
| JP5551731B2 (ja) * | 2012-03-29 | 2014-07-16 | 旭化成エレクトロニクス株式会社 | 非反転バッファ回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58133030A (ja) * | 1982-02-02 | 1983-08-08 | Toshiba Corp | Ｄａ変換回路 |
| JP2504773B2 (ja) * | 1987-06-03 | 1996-06-05 | 日本電気株式会社 | Ｄａ変換装置 |
| JPH01227525A (ja) * | 1988-03-07 | 1989-09-11 | Nec Ic Microcomput Syst Ltd | Ｄ／ａ変換装置 |
| JPH0313123A (ja) * | 1989-06-12 | 1991-01-22 | Mitsubishi Electric Corp | Ｄ／ａ変換器 |
-
1993
- 1993-09-09 JP JP5224323A patent/JP2663845B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0786949A (ja) | 1995-03-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970520 |