JP2944442B2 - ディジタルアナログ変換器 - Google Patents
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Description
換器(「DA変換器」という)に関し、特に直列接続さ
れた抵抗素子を有するDA変換器に関する。
ば特開昭60−112327号公報には、拡散抵抗を蛇行させて
配置し、出力を抵抗体の両側から引き出すことにより、
単位抵抗体(「Rストリング」という)として長い抵抗
体を要する場合にもDA変換器の占有面積の幅をわずか
に大きくするだけで対応可能とする構成が開示されてい
る。
報に提案されるDA変換器は、図9に示すように、抵抗
素子(R00〜R15)を正負の基準電圧(+Vrefと−V
ref)間において互いに直列接続し且つ多段に蛇行させ
て対称形に形成された蛇行状抵抗(「蛇行状Rストリン
グ」という)(21)を備えている。各抵抗素子は、所定
幅での拡散層を所定間隔延在させた主抵抗成分と、主抵
抗成分に直角方向に延びた従抵抗成分が連結して構成さ
れる。
R15)の各接続点から出力される電位を選択的に出力す
るために、ゲートに第1の選択信号(A00,A01,
A02,及びA03)がそれぞれ印加される第1のスイッチ
素子群(S00,S01,S02,S03と、S04,S05,
S06,S07と、S08,S09,S10,S11と、S12,
S13,S14,S15)と、ゲートに第2の選択信号
(A0,A1,A2,及びA3)が印加される第2のスイッ
チ素子群(S0,S1,S2,及びS3)と、からなる選択
回路(22′及び22″)が蛇行状Rストリング(21)の両
側に配置されている。第1及び第2のスイッチ素子群
は、例えばNチャネル型MOSトランジスタで構成され
る。
属配線にて第1のスイッチ素子群(S00〜S15)の一端
と接続され、第1のスイッチ素子群の他端を金属配線に
てそれぞれ対応する第2のスイッチ素子群(S0〜S3)
の一端に接続して構成し(図9に示すように、スイッチ
素子S00,S04,S08,及びS12の他端はスイッチ素子
S0の一端に共通に接続されている、他も同様)、第2
のスイッチ素子群(S0,S1,S2,及びS3)の他端が
金属配線で接続され出力(OUT)が取り出される。この
等価回路を図10に示す。
〜R15)の各接続点から出力される任意の電位が、第1
及び第2の選択信号(A00〜A03,及びA0〜A3)によ
り選択されたスイッチ素子を介して出力(OUT)から出
力され、出力電圧VOUTは次式(1)で与えられる。な
お、図9に示す従来のDA変換器は、4ビットのDA変
換器として構成され、基準電圧(−Vrefと+Vref)間
の電位差を1/16に分圧した電圧値を1ステップとし、4
ビットのデジタル入力のうちの2ビットをデコードして
第1の選択信号(A00,A01,A02,及びA03)として
出力すると共に、残りの2ビットをデコードして第2の
選択信号(A0,A1,A2,及びA3)として出力し、選
択されたスイッチ素子を導通状態とする。
(1)で表わされる入出力特性が破線にて模式的に示さ
れている。図13(A)及び図13(B)を参照して、
破線は、ディジタル入力の最小及び最大値に対してアナ
ログ出力が最小及び最大値(基準電圧−Vref,+
Vref)となり、オフセット値は零とされ直線性誤差が
全く存在せず、DA変換器の理想的な入出力特性を表わ
している。
来のDA変換器では、抵抗素子(R00〜R15)が蛇行し
て配置されているものの、抵抗素子(R00〜R15)は一
列に配列されているため、例えば抵抗素子R00は抵抗素
子R15との距離が大きくなり、しかも、高精度のDA変
換器程多数の抵抗素子が直列接続されるため、この傾向
が著しい。
図14(B)に図14(A)のA−A′線の断面図を示
した半導体基板に形成された抵抗素子において、抵抗素
子R00,R01,R02,R03等は、半導体基板(P型基
板)(103)表面に形成された高濃度N型拡散層(N+)
(104)から構成され、コンタクトホール(102)を介し
て金属配線(106)にて直列に接続されているため、同
一半導体基板上にノイズを発生する領域(例えばディジ
タル回路(101))が存在する場合、半導体基板(103)
の抵抗と拡散層容量を介してディジタル回路(101)と
抵抗素子(R00,R01,R02,R03等)とが電気的に結
合することになる。
散層容量を、それぞれ抵抗r00,r01,r02,r03,…
と、容量C00,C01,C02,C03,…で表わした等価回
路が示されている。なお、抵抗r00はディジタル回路
(101)と抵抗素子(R00)間の基板抵抗を表わし、r
01等は抵抗素子R00、R01等の抵抗素子間における基板
抵抗を表わしている。
(101)近傍に配置された抵抗素子(例えばR00)は比
較的低い基板抵抗(r00)と拡散層容量(C00)を介し
てディジタル回路(101)と電気的に結合しているが、
ディジタル回路(101)から遠い位置に配置された抵抗
素子(例えば図9において、抵抗素子R00と最も遠い位
置に配置された抵抗素子R15)は、比較的高い基板抵抗
(基板抵抗の加算値=r00+r01+r02+r03+…+r
15)と拡散層容量(C15)と介してディジタル回路(10
1)と電気的に結合している。
(101)の近傍に配置された抵抗素子はノイズの影響を
強く受けるが、ディジタル回路(101)から遠い位置に
配置された抵抗素子はノイズの影響をほとんど受けるこ
とがない。
R00近傍にノイズ源が存在し、プラス方向のノイズが発
生した場合、図13(A)に示すDA変換器の入出力特
性において実線で示すように、負基準電圧−Vref近傍
の出力電圧はプラス方向に大きくシフトする(オフセッ
トが生じる)が、正基準電圧+Vref近傍の出力電圧は
ほとんどシフトしない。その結果、図13(A)に実線
で示すように、大きな直線性誤差が生じるという問題が
生じる。
うに、オフセット調整とゲイン調整を行うことによっ
て、誤差をわずかながら低減させることは可能である
が、直線性誤差を無くすことは不可能である。
では、蛇行状Rストリング(21)における抵抗素子間の
距離が大きい(例えば抵抗素子R00とR15)ことから、
ノイズの影響を大きく受ける抵抗素子とそうでない抵抗
素子とが存在し、このため直線性誤差が生じるという問
題点がある。
め、従来図11に示すような構成のDA変換器が提案さ
れている。
は、それぞれ直列に接続された抵抗素子(R00〜R03,
R04〜R07,R08〜R11,及びR12〜R15)からなる直
列回路を蛇行させて基準電圧(+Vref及び−Vref)間
に形成されたRストリング(31′,31″,及び31′″)
を備えている。
力される電位を選択的に出力するため、各々のゲートに
第1の選択信号(A00,A01,A02,及びA03)が印加
されるNチャネル型MOSトランジスタよりなる第1の
スイッチ素子群(S00,S01,S02,S03と、S04,S
05,S06,S07と、S08,S09,S10,S11と、S12,
S13,S14,S15)からなる選択回路(32′,32″)が
それぞれ第1のRストリング(31′)と第2のRストリ
ング(31″)との間、及び第2のRストリング(31″)
と第3のRストリング(31′″)との間に配設されてい
る。
(A0,A1,A2,及びA3)が印加されるNチャネル型
MOSトランジスタよりなる第2のスイッチ素子群(S
0,S1,S2,及びS3)からなる選択回路(32′″)を
第3のRストリング(31′″)の一側に配置し、抵抗素
子(R00〜R15)の各接続点は金属配線にて第1のスイ
ッチ素子群(S00〜S15)の一端と接続され、スイッチ
素子(S00,S07,S08,S15と、S01,S06,S09,
S14と、S02,S05,S10,S13と、S03,S04,
S11,S12)の他端を金属配線にてそれぞれスイッチ素
子(S0,S1,S2,及びS3)の一端に接続し、スイッ
チ素子(S0,S1,S2,及びS3)の他端が金属配線で
接続され出力(OUT)を取り出すようにした構成とされ
ている。この従来のDA変換器の等価回路を図12に示
す。
び図10を参照して説明した従来のDA変換器と同様で
あり、その説明は省略する。
変換器においても、Rストリングを形成する第1〜第3
の直列回路(31′,31″,及び31′″)の間にスイッチ
素子(S00〜S15)からなる選択回路(32′及び32″)
が配置されているため、抵抗素子間の距離が大きく(例
えばR00とR15)、前述したように、基板ノイズの影響
を大きく受ける抵抗素子とそうでない抵抗素子とが存在
し、直線性誤差が生じるという問題がある。
れば、図15に示すように、単位抵抗体を直列接続し且
つ単位抵抗体を並列接続することにより高精度の抵抗比
を実現する手段が提案されているが、抵抗体より分圧さ
れた任意の電圧を選択して出力する手段が全く開示され
ていず、さらに、上述した基板を伝搬するノイズに原因
するDA変換器の直線性誤差の発生及びその解消を解消
するという技術的視点を全く欠いている。後の説明で一
層明らかとなるように、前記特開昭63−202957号公報に
開示された技術内容は本発明とは全く別異のものであ
る。
であって、ノイズが乗った場合でも直線性誤差を大幅に
低減した、高精度なDA変換器を提供することを目的と
する。
本発明のDA変換器は、半導体基板表面近傍若しくは半
導体基板表面に形成された絶縁膜上に形成された複数の
抵抗素子を直線状に配置してなる直列回路を複数個蛇行
させて基準電圧間に形成されたRストリングを備え、前
記抵抗素子の接続点から出力される電位を選択的に出力
するためのスイッチ素子からなる選択回路を、前記Rス
トリングが形成される領域の外で該領域を挟んで相対す
る側のうち少なくとも一側に配設する、ことを特徴とす
る。
置してなる直列回路を複数個蛇行させて形成されたRス
トリングと、抵抗素子の接続点から出力される電位を選
択的に出力するためのスイッチ素子からなる選択回路を
Rストリングの一側若しくは相対する両側に分割して配
置することにより、抵抗素子間の距離が大幅に縮小され
るため、ノイズが印加された場合でもDA変換器の入出
力特性における直線性誤差が大幅に低減され、さらにオ
フセット調整及びゲイン調整を施すことによって直線性
誤差の極めて小さい高精度なDA変換器が構成できる。
る。
すレイアウト図である。
抗素子を直線状に配置してなる直列回路を蛇行させて基
準電圧(+Vref及び−Vref)間に形成されたRストリ
ング(1)を備えている。より詳細には、Rストリング
(1)は、直線状に配置した4個の抵抗素子R00〜R03
からなる第1の直列回路と、直線状に配置した4個の抵
抗素子R04〜R07からなる第2の直列回路と、直線状に
配置した4個の抵抗素子R08〜R11から成る第3の直列
回路と、直線状に配置した4個の抵抗素子(R12〜
R15)からなる第4の直列回路と、からなり、相隣る直
列回路は一端で金属配線を介して互いに電気的に接続さ
れ、蛇行した状態に形成されている。
から出力される電位を選択的に出力するため、ゲートに
第1の選択信号(A00,A01,A02,及びA03)が印加
されるNチャネル型MOSトランジスタよりなる第1の
スイッチ素子群(S00,S01,S02,S03と、S04,S
05,S06,S07と、S08,S09,S10,S11と、S12,
S13,S14,S15)と、ゲートに第2の選択信号
(A0,A1,A2,及びA3)が印加されるNチャネル型
MOSトランジスタよりなる第2のスイッチ素子群(S
0,S1,S2,及びS3)からなる選択回路(2)が、R
ストリング(1)の一側に配置される。
配線にて第1のスイッチ素子群(S00〜S15)の一端と
それぞれ接続され、第1のスイッチ素子群の複数のスイ
ッチ素子(S00〜S15)の他端は金属配線にて対応する
第2のスイッチ素子群の(S0,S1,S2,及びS3)の
一端にそれぞれ共通に接続されている。より詳細には、
第1のスイッチ素子群の複数のスイッチ素子(S00,S
04,S08,及びS12)の他端はスイッチ素子(S0)の
一端と共通に接続されている。同様に、スイッチ素子
(S01,S07,S09,及びS15)の他端はスイッチ素子
(S1)一端と、スイッチ素子(S02,S06,S10,及
びS14)の他端はスイッチ素子(S2)一端と、スイッ
チ素子(S03,S05,S11,及びS13)の他端はスイッ
チ素子(S3)の一端とそれぞれ接続されている。
素子(S0, S1, S2,及びS3)の他端は金属配線で共
通に接続され、出力(OUT)が取り出されている。
例においては、4ビットのDA変換器として構成され、
基準電圧(−Vrefと+Vref)間の電位差を1/16に分圧
した電圧値を1ステップとし、4ビットのデジタル入力
のうちの2ビットをデコードして第1の選択信号
(A00,A01,A02,及びA03)として出力し、残りの
2ビットをデコードして第2の選択信号(A0,A1,A
2,及びA3)として出力し、選択されたスイッチ素子を
導通状態とする。
点から出力される電位は、選択信号(A00〜A03,及び
A0〜A3)により選択されたスイッチ素子を介して出力
(OUT)から出力され、出力電圧VOUTは、前述した式
(1)にて与えられる。図5(A)には、上式(1)の
入出力特性が破線にて模式的に示されている。
(1)で表わされる任意の出力電圧VOU Tを出力するこ
とができ、且つ抵抗素子(R00〜R03,R04〜R07,R
08〜R11,及びR12〜R15)を直線状に配置してなる直
列回路を相接して蛇行させてRストリング(1)が構成
されることから、各抵抗素子間の距離を最小にすること
が可能とされ、抵抗素子同志の距離が非常に小さくなる
ため、ノイズの発生する領域(例えばディジタル回路)
と各抵抗素子間の距離をほぼ一様にすることが可能とな
る。
て、ディジタル回路(101)近傍に配置された抵抗素子
(例えばR00)は、基板抵抗(r00)と拡散層容量(C
00)とを介してディジタル回路(101)と電気的に結合
しており、また、ディジタル回路(101)から最も遠い
位置に配置された抵抗素子(本実施例では図1に示すよ
うに例えば抵抗素子R00の対角線上に位置する抵抗素子
R12)は、基板抵抗(r00+r12)と拡散層容量
(C12)を介してディジタル回路(101)と電気的に結
合している。
R12間の基板抵抗を表わし、図1のレイアウト図からも
分かるように、次式(2)で与えられる。すなわち、基
板抵抗r12は、図1の4つの抵抗素子R00,R01,
R02,及びR03からなる直列回路における抵抗素子間の
基板抵抗の和(r01+r02+r03)を2乗した値と、抵
抗素子R00,R07,R08,及びR15間のそれぞれの基板
抵抗の和を2乗した値と、を加算した値の平方根で与え
られる。
に小さいため、基板抵抗r12は微小値となり、結局次式
(3)が成り立つ。
れた抵抗素子と、ディジタル回路から最も遠い位置に配
置された抵抗素子は、ほぼ同一の抵抗値を有する基板抵
抗を介してディジタル回路と電気的に結合することにな
り、このため、Rストリング(1)を構成する全ての抵
抗素子(R00〜R15)に略同一のノイズが乗ることにな
り、例えばプラス方向のノイズが発生した場合、図5
(A)の入出力特性において、実線で模式的に示すよう
に、ほぼディジタル入力値に依存しないエラーが生じ
る。すなわち、図5(A)の実線で示すように、負基準
電圧−Vref近傍の出力電圧がプラス方向にシフトした
場合、正基準電圧+Vref側も含めて、ディジタル入力
値の全範囲に亘って出力電圧は略同一量プラス方向にシ
フトする。
力特性には、直線性誤差がほとんど含まれていないた
め、オフセット調整とゲイン調整を施すことによって、
図5(B)の実線で示すような理想値に近いアナログ出
力が得られ、高精度のDA変換器を構成することが可能
となる。
うに、ディジタル回路と抵抗素子間の結合抵抗は基板抵
抗の総和(=r01+r02+r03+…+r15)であったも
のが、本実施例によれば、上式(2)の基板抵抗012に
おいて示されるように、抵抗値は前記従来例の約1/4〜
1/3に低減されている。そして、本実施例においては、
例えば10ビットDA変換器の場合には、抵抗値は前記従
来例の約1/20にも低減され、高精度になる程、ディジ
タル回路と抵抗素子間の結合抵抗の低減効果は大きい。
を示すレイアウト図である。
抵抗素子(R00〜R03,R04〜R07,R08〜R11,及び
R12〜R15)を直線状に配置してなる直列回路を蛇行さ
せて基準電圧(+Vref及び−Vref)間に形成されてい
る。
される電位を選択的に出力するため、各々のゲートに第
1の選択信号(A00とA01)が印加されるNチャネル型
MOSトランジスタよりなるスイッチ素子(S00,
S01,S02,S03,及びS04,S05,S06,S07)から
なる選択回路(2′)と、各々のゲートに第1の選択信
号(A02及びA03)が印加されるNチャネル型MOSト
ランジスタよりなるスイッチ素子(S08,S09,S10,
S11,及びS12,S13,S14,S15)、及び各々のゲー
トに第2の選択信号(A0,A1,A2,及びA3)が印加
されるNチャネル型MOSトランジスタよりなるスイッ
チ素子(S0,S1,S2,及びS3)からなる選択回路
(2″)とが、それぞれRストリング(1)の両側に配
置されている。
層目の金属配線でスイッチ素子(S00〜S15)の一端と
接続され、スイッチ素子(S00,S04,S08,S12と、
S01,S07,S09,S15と、S02,S06,S10,S
14と、S03,S05,S11,S13)の他端を第1層目の金
属配線若しくは第1層目の金属配線と第2層目の金属配
線(図中斜線で示す)でそれぞれ対応するスイッチ素子
(S0,S1,S2,及びS3)の一端に接続して構成し、
スイッチ素子(S0,S1,S2,及びS3)の他端が第1
層目の金属配線と第2層目の金属配線で接続され出力
(OUT)が取り出されている。本実施例の等価回路図を
図4に示す。
例と同様であるため説明は省略する。
2″)がRストリング(1)の相対する2辺に沿って分
割して配置されているため、抵抗素子(R00〜R15)の
各接続点とスイッチ素子(S00〜S15)の一端を接続す
るための金属配線も左右に2分割され、抵抗素子上を通
過する金属配線の本数も減るため、より小さい抵抗素子
でRストリングを構成することが可能となり、専有面積
を削減すると共に、抵抗素子同志の距離を一層縮減する
ことが可能となり、全ての抵抗素子に乗るノイズレベル
の差がさらに低減されることから、より高精度なDA変
換器が構成できる。
に形成されたN型拡散層からなる抵抗素子を例として本
発明を説明したが、例えば図6に示すように、半導体基
板(60)表面に形成された絶縁膜(61)上に形成された
ポリシリコン(P−Si)(62)等からなる抵抗素子を
用いても同様の効果が得られることは明らかである。
配線で接続してなる抵抗素子でRストリングを構成した
例で説明を行ったが、図7に示すように、帯状の抵抗体
(71)にコンタクトホール(72)を介して金属配線(7
3)でタップを設けた抵抗素子によりRストリングを構
成しても同様の効果が得られることも明らかである。
イッチ素子として、ゲートに選択信号が印加されるNチ
ャネル型MOSトランジスタ(MOS−FET)を用い
て説明したが、図8に示すように、ゲートに選択信号
(A)が印加されるNチャネルMOSトランジスタ
(N)と、ゲートに反転された選択信号(A ̄)が印加
されるPチャネル型MOSトランジスタ(P)からなる
スイッチ素子を用いても、同様の効果が得られることも
明らかである。
したが、本発明は、上記態様にのみ限定されるものでは
なく、本発明の原理に準ずる各種態様を含むことは勿論
である。
数の抵抗素子を直線状に配置してなる直列回路を複数個
蛇行させて形成されたRストリングと、抵抗素子の接続
点から出力される電位を選択的に出力するためのスイッ
チ素子からなる選択回路をRストリングの一側に配置し
たことにより、ノイズが印加された場合でも直線性誤差
が大幅に低減され、耐ノイズ性を大幅に向上すると共
に、さらにオフセット調整及びゲイン調整を施すことに
よって誤差が非常に小さい高精度なDA変換器が構成で
きるという結果を有する。
リングの相対する二辺に分割して配置することにより、
抵抗素子の各接続点と選択回路のスイッチ素子の一端を
接続するための金属配線も左右に2分割され、抵抗素子
上を通過する金属配線の本数が減少するため、より小さ
い抵抗素子でRストリングを構成することが可能とさ
れ、面積が削減されると共に、抵抗素子同志の距離をよ
り縮減することが可能となり、全ての抵抗素子に乗るノ
イズレベルの差がさらに小さくなるため、より高精度な
DA変換器が構成できるという効果を有する。
る。
る。
る。
る図である。 (A) 理想的入出力特性とノイズ発生時の入出力特性
をそれぞれ模式的に説明する図である。 (B) オフセット調整及びゲイン調整後の入出力特性
を模式的に説明する図である。
形成した場合の半導体基板の断面を示す図である。
した場合を説明する図である。
構成例を説明する図である。
る。
る。
示す図である。
す図である。
である。 (A) 理想的入出力特性とノイズ発生時の入出力特性
を模式的に説明する図である。 (B) オフセット調整及びゲイン調整後の入出力特性
を模式的に説明する図である。
ィジタル回路の配置を説明する図である。 (B) 図14(A)のA−A′の断面を示し、デジタ
ル回路と抵抗素子の電気的結合を説明する図である。
ウトを示す図である。
択回路 +Vref,−Vref 基準電圧 A00〜A03,A0〜A3 選択信号 OUT 出力 R00〜R15 抵抗素子 S00〜S15,S0〜S3 スイッチ素子
Claims (4)
- 【請求項1】 半導体基板表面近傍若しくは半導体基板
表面に形成された絶縁膜上に形成された複数の抵抗素子
を直線状に配置してなる直列回路を複数個蛇行させて基
準電圧間に形成されたRストリングを備え、前記抵抗素
子の接続点から出力される電位を選択的に出力するため
のスイッチ素子からなる選択回路を、前記Rストリング
が形成される領域の外で該領域を挟んで相対する側のう
ち少なくとも一側に配設する、ことを特徴とするディジ
タルアナログ変換器。 - 【請求項2】前記相対する側にそれぞれ前記選択回路を
分割して配設することを特徴とする請求項1記載のディ
ジタルアナログ変換器。 - 【請求項3】抵抗素子を所定個数(n個)毎直線状に配
置してなる直列回路を複数列(m列)蛇行させて基準電
圧間に形成された抵抗体を備え、前記抵抗素子の接続点
から出力される電位を選択的に出力するためのスイッチ
素子を含む選択回路を、前記抵抗体により画成される領
域とは別の領域に配設することを特徴とするディジタル
アナログ変換器。 - 【請求項4】前記選択回路を前記抵抗体により画成され
る領域と相隣る領域に配設することを特徴とする請求項
3記載のディジタルアナログ変換器。
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