JPS60140479A - スイツチドキヤパシタ積分回路 - Google Patents
スイツチドキヤパシタ積分回路Info
- Publication number
- JPS60140479A JPS60140479A JP24986383A JP24986383A JPS60140479A JP S60140479 A JPS60140479 A JP S60140479A JP 24986383 A JP24986383 A JP 24986383A JP 24986383 A JP24986383 A JP 24986383A JP S60140479 A JPS60140479 A JP S60140479A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- operational amplifier
- capacitor
- switched capacitor
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/18—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals
- G06G7/184—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、演算増幅器を用いたスイッチドキャパシタ
積分回路に係り、特にその演算増幅器のオフセット電圧
を補償するようにしたものの改良に関する。
積分回路に係り、特にその演算増幅器のオフセット電圧
を補償するようにしたものの改良に関する。
周知のように、上記の如き積分回路にあっては、演算増
幅器のオフセット電圧が出力電圧ζ二影響を及ぼさない
ように補償することが必要となる。すなわち、第１図は
、従来より広く知られている積分回路を示すもので、演
算増幅器１ノ、抵抗Ｒ１及びコンデンサＣ１より構成さ
れている。そして、この場合、演算増幅器１１を理想的
なものとし、そのオフセット電圧■０１３を図示の如く
直流電圧源１２で等何曲に置き換えると、入力電圧ＶＩ
Ｎに対する出力電圧ＶＯ，，Ｔは、Ｓ次元では、 となり、ＳＲ，Ｃ，＜１のとき、演算増幅器１１のオフ
セット電圧ＶＯ８は、略積分回路の利得倍されて出力電
圧Ｖ ＯＵＴに表われることになる。
幅器のオフセット電圧が出力電圧ζ二影響を及ぼさない
ように補償することが必要となる。すなわち、第１図は
、従来より広く知られている積分回路を示すもので、演
算増幅器１ノ、抵抗Ｒ１及びコンデンサＣ１より構成さ
れている。そして、この場合、演算増幅器１１を理想的
なものとし、そのオフセット電圧■０１３を図示の如く
直流電圧源１２で等何曲に置き換えると、入力電圧ＶＩ
Ｎに対する出力電圧ＶＯ，，Ｔは、Ｓ次元では、 となり、ＳＲ，Ｃ，＜１のとき、演算増幅器１１のオフ
セット電圧ＶＯ８は、略積分回路の利得倍されて出力電
圧Ｖ ＯＵＴに表われることになる。
また、近時では、積分回路の精度向上のために、上記抵
抗Ｒ１に代えてスイッチドキャパシタをインピーダンス
回路として使用するようにした、いわゆるスイッチドキ
ャパシタ積分回路が多く出現してきているが、この場合
にも演算増幅器１１のオフセット電圧ＶＯＢは、スイッ
チドキャパシタの８国をＣ′とすると、入力電圧■ＩＮ
の略（１＋０′／ｃ ）倍されて出力電圧！ ＶＯＵＴに表われることになる。
抗Ｒ１に代えてスイッチドキャパシタをインピーダンス
回路として使用するようにした、いわゆるスイッチドキ
ャパシタ積分回路が多く出現してきているが、この場合
にも演算増幅器１１のオフセット電圧ＶＯＢは、スイッ
チドキャパシタの８国をＣ′とすると、入力電圧■ＩＮ
の略（１＋０′／ｃ ）倍されて出力電圧！ ＶＯＵＴに表われることになる。
そこで、従来より、演算増幅器１１のオフセット電圧Ｖ
Ｏ８の補償対策として、ＵＳＰ−４，３６５，２０４に
示すような手段が考えられている。すなわち、こｔは、
第２図に示すように入力電圧ＶＩＮをスイッチ１３乃至
１５及びコンデンサＣ２よりなるスイッチドキャパシタ
回路１６を介して演算増幅器１１の反転入力端−及びコ
ンデンｆ”ｌｌ”；印加し、バッファ回路１７を介して
出力電圧Ｖ ＯＵＴを得るようにしている。そして、オ
フセット電圧■○Ｓの補償に際しては、回路を初期化す
るクロック信号によってスイッチ１８乃至２０をオンさ
せ、オフセット電圧ＶＯ８をコンデンサＣ８に充電しバ
ッファ回路２１及びスイッチ２０を介してスイッチドキ
ャパシタ回路１６Ｉ＝供給すること君＝よＩ）、入力電
圧ＶＩＮからオフセット電圧ＶＯ８を減算して補償する
ようにしているものである。
Ｏ８の補償対策として、ＵＳＰ−４，３６５，２０４に
示すような手段が考えられている。すなわち、こｔは、
第２図に示すように入力電圧ＶＩＮをスイッチ１３乃至
１５及びコンデンサＣ２よりなるスイッチドキャパシタ
回路１６を介して演算増幅器１１の反転入力端−及びコ
ンデンｆ”ｌｌ”；印加し、バッファ回路１７を介して
出力電圧Ｖ ＯＵＴを得るようにしている。そして、オ
フセット電圧■○Ｓの補償に際しては、回路を初期化す
るクロック信号によってスイッチ１８乃至２０をオンさ
せ、オフセット電圧ＶＯ８をコンデンサＣ８に充電しバ
ッファ回路２１及びスイッチ２０を介してスイッチドキ
ャパシタ回路１６Ｉ＝供給すること君＝よＩ）、入力電
圧ＶＩＮからオフセット電圧ＶＯ８を減算して補償する
ようにしているものである。
しかしながら、上記のような従来のオフセット電圧補償
手段では、演算増幅器１１のオフセット電圧ＶＯ８は補
償されるものの、ノ（ソファ回路１７のオフセット電圧
に対しては何らの考慮もはられれていないため、結局）
くソファ回路１７のオフセット電圧が出力電圧ＶＯＵＴ
に影響を与えてしまうという問題を有している。
手段では、演算増幅器１１のオフセット電圧ＶＯ８は補
償されるものの、ノ（ソファ回路１７のオフセット電圧
に対しては何らの考慮もはられれていないため、結局）
くソファ回路１７のオフセット電圧が出力電圧ＶＯＵＴ
に影響を与えてしまうという問題を有している。
この発明は上記事情を考慮してなされたもので、例えば
バッファ回路のようにオフセット電圧が問題とされるよ
うな回路を用いることなく、簡易な構成でしかも確実に
演算増幅器のオフセット電圧を補償し得る極めて良好な
スイッチドキャパシタ積分回路を提供することを目的と
する。
バッファ回路のようにオフセット電圧が問題とされるよ
うな回路を用いることなく、簡易な構成でしかも確実に
演算増幅器のオフセット電圧を補償し得る極めて良好な
スイッチドキャパシタ積分回路を提供することを目的と
する。
すなわち、この発明に係るスイッチドキャパシタ積分回
路は、入力信号電圧がインピーダンス回路を介して反転
入力端に印加され基準電位が非反転入力端に印加される
演算増幅器と、この演算増幅器の反転入力端とインピー
ダンス回路との間に介在されるコンデンサと、このコン
デンサのうち演算増幅器の反転入力端に接続される側と
該演算増幅器の出力端との間に介在され所定周期でスイ
ッチング駆動される第１のスイッチング回路と、容量性
素子を含み前記コンデンサのうちインピーダンス回路に
接続される側と演算増幅器の出力端との間に介在される
帰還負荷回路と、前記コンデンサのうちインピーダンス
回路に接続される側と基準電位端との間に介在され第１
のスイッチング回路に同期してスイッチング駆動さ几る
第２のスイッチング回路とを具備してなることを特徴と
するものである。
路は、入力信号電圧がインピーダンス回路を介して反転
入力端に印加され基準電位が非反転入力端に印加される
演算増幅器と、この演算増幅器の反転入力端とインピー
ダンス回路との間に介在されるコンデンサと、このコン
デンサのうち演算増幅器の反転入力端に接続される側と
該演算増幅器の出力端との間に介在され所定周期でスイ
ッチング駆動される第１のスイッチング回路と、容量性
素子を含み前記コンデンサのうちインピーダンス回路に
接続される側と演算増幅器の出力端との間に介在される
帰還負荷回路と、前記コンデンサのうちインピーダンス
回路に接続される側と基準電位端との間に介在され第１
のスイッチング回路に同期してスイッチング駆動さ几る
第２のスイッチング回路とを具備してなることを特徴と
するものである。
以下、この発明の一実施例について図面を参照して詳細
に説明する。第３図において、３ノは入力信号電圧ＶＩ
Ｎが印加される入力端子である。この入力端子３１は、
スイツｙ−３２乃至３５及びコンデンサＣＩＩよりなる
インピーダンス回路としてのスイッチドキャパシタ回路
３６と、コンデンサＣ１２とを直列に介して、演算増幅
器３７の反転入力端Ｈに接続されている。そして、この
演算増幅器３７の非反転入力端←→は、基準電位端とし
ての接地端に接続されている。
に説明する。第３図において、３ノは入力信号電圧ＶＩ
Ｎが印加される入力端子である。この入力端子３１は、
スイツｙ−３２乃至３５及びコンデンサＣＩＩよりなる
インピーダンス回路としてのスイッチドキャパシタ回路
３６と、コンデンサＣ１２とを直列に介して、演算増幅
器３７の反転入力端Ｈに接続されている。そして、この
演算増幅器３７の非反転入力端←→は、基準電位端とし
ての接地端に接続されている。
また、上記演算増幅器３７の出力端は、この積分回路の
出力信号電圧ＶＯＵＴを得るための出力端子３８に接続
されている。
出力信号電圧ＶＯＵＴを得るための出力端子３８に接続
されている。
ここで、上記コンデンサＣ１□のうち、演算増幅器３７
の反転入力端←）に接続される側と、演算増幅器３７の
出力端との間には、スイッチ３９が介在されている。ま
た、上記コンデンサＣ１１のうち、スイッチドキャパシ
タ回路３６に接続される側と、上記演算増幅器３７の出
力端との間には、容量性素子を含み演算増幅器３７を積
分回路として動作させるための帰還負荷回路４０が介在
されている。さらに、上記コンデンサＣｔｔのうち、ス
イッチドキャパシタ回路３６に接続される側は、スイッ
チ４１を介して接地されている。
の反転入力端←）に接続される側と、演算増幅器３７の
出力端との間には、スイッチ３９が介在されている。ま
た、上記コンデンサＣ１１のうち、スイッチドキャパシ
タ回路３６に接続される側と、上記演算増幅器３７の出
力端との間には、容量性素子を含み演算増幅器３７を積
分回路として動作させるための帰還負荷回路４０が介在
されている。さらに、上記コンデンサＣｔｔのうち、ス
イッチドキャパシタ回路３６に接続される側は、スイッ
チ４１を介して接地されている。
そして、上記各スイッチ３２乃至３５，３９゜４１は、
第４図に示すような、互いに重なり合わないクロック信
号φ１ 、φ２によって、オン。
第４図に示すような、互いに重なり合わないクロック信
号φ１ 、φ２によって、オン。
オフ状態に制御されるものである。すなわち、スイッチ
３２．３３は、クロック信号φ、がＨ（へイ）レベルの
ときオン状態となり、Ｌ（ロー）レベルのときオフ状態
になされる。また、他のスイッチ３４，３５，３９．４
１は、クロック信号φ２がＨレベルのときオン状態とな
り、Ｌレベルのときオフ状態になされるものである。
３２．３３は、クロック信号φ、がＨ（へイ）レベルの
ときオン状態となり、Ｌ（ロー）レベルのときオフ状態
になされる。また、他のスイッチ３４，３５，３９．４
１は、クロック信号φ２がＨレベルのときオン状態とな
り、Ｌレベルのときオフ状態になされるものである。
上記のような構成において、以下第５図に示すタイミン
グ図を参照して、その動作を説明する。すなわち、入力
端子３ノに第５図に示すような入力信号電圧ＶＩＮが印
加されているとすると、まずクロック信号φ２がＨレベ
ルの期間では、スイッチ３９．４１がオン状態となされ
るので、演算増幅器３７はボルテージフォロワ構成とな
されるため、出力端子３８には演算増幅器３７のオフセ
ット電圧ＶＯ８が出力される。
グ図を参照して、その動作を説明する。すなわち、入力
端子３ノに第５図に示すような入力信号電圧ＶＩＮが印
加されているとすると、まずクロック信号φ２がＨレベ
ルの期間では、スイッチ３９．４１がオン状態となされ
るので、演算増幅器３７はボルテージフォロワ構成とな
されるため、出力端子３８には演算増幅器３７のオフセ
ット電圧ＶＯ８が出力される。
このとき、コンデンサＣｌｆｆ１には、そのスイッチド
キャパシタ回路３６と接続される側がスイッチ４１を介
して接地されるため、上記オフセット電圧ＶＯ８が充電
される。また、このとき、スイッチ３４．３５がオン状
態であるから、スイッチドキャパシタ回路３６のコンデ
ンサＣＩｌは、その両端が接地されるので、放電状態と
なされる。
キャパシタ回路３６と接続される側がスイッチ４１を介
して接地されるため、上記オフセット電圧ＶＯ８が充電
される。また、このとき、スイッチ３４．３５がオン状
態であるから、スイッチドキャパシタ回路３６のコンデ
ンサＣＩｌは、その両端が接地されるので、放電状態と
なされる。
次に、クロック信号φ１がＨレベルの期間では、スイッ
チ３２．３３がオン状態となり、入力信号電圧ｖｒＮが
コンデンサＣ１１を介して、コンデンサＣ１ｌのスイッ
チドキャパシタ回路３６と接続された側に印加される。
チ３２．３３がオン状態となり、入力信号電圧ｖｒＮが
コンデンサＣ１１を介して、コンデンサＣ１ｌのスイッ
チドキャパシタ回路３６と接続された側に印加される。
ところが、前述したように、コンデンサＣ，ｔには演算
増幅器３７のオフセット電圧ＶＯ８が充電されたまま保
持されているので、結局演算増幅器３７の反転入力端（
−）には、入力信号電圧ＶＩＮからオフセット電圧ＶＯ
８を差し引いた電圧ＶＩＮ −ＶＯＢが印加されて、通
常の積分動作が行なわれ、出力端子３８からは第５図に
示すような出力信号電圧Ｖ ＯＵＴが発生されるように
なる。すなわち、クロック信号φ、がＨレベルの期間で
は、帰還負荷回路４０の帰還作用により、コンデンサＣ
Ｉｔのスイッチドキャパシタ回路３６と接続された側は
一定電位に保たれ、演算増幅器３７の反転入力端（−）
に印加される電圧は、入力信号電圧ＶＩＮからオフセッ
ト電圧ＶＯａを減算したものとなる。このため、クロッ
ク信号φ。
増幅器３７のオフセット電圧ＶＯ８が充電されたまま保
持されているので、結局演算増幅器３７の反転入力端（
−）には、入力信号電圧ＶＩＮからオフセット電圧ＶＯ
８を差し引いた電圧ＶＩＮ −ＶＯＢが印加されて、通
常の積分動作が行なわれ、出力端子３８からは第５図に
示すような出力信号電圧Ｖ ＯＵＴが発生されるように
なる。すなわち、クロック信号φ、がＨレベルの期間で
は、帰還負荷回路４０の帰還作用により、コンデンサＣ
Ｉｔのスイッチドキャパシタ回路３６と接続された側は
一定電位に保たれ、演算増幅器３７の反転入力端（−）
に印加される電圧は、入力信号電圧ＶＩＮからオフセッ
ト電圧ＶＯａを減算したものとなる。このため、クロッ
ク信号φ。
がＨレベルの期間における出力信号電圧ＶＯＵＴは、オ
フセット電圧Ｖｏｓの影響を受けないようになるもので
ある。
フセット電圧Ｖｏｓの影響を受けないようになるもので
ある。
したがって、上記実施例のような構成によれば、従来の
バッファ回路１７のようにオフセット電圧が問題とされ
るような回路を用いることなく、スイッチ３９．４１及
びコンデンサＣ□だ（すの極めて簡易な構成で確実に演
算増幅器３７のオフセット電圧Ｖｏｓを補償することが
できるものである。また、出力信号電圧ＶＯＵＴは、ク
ロック信号φ２がＨレベルの期間においてオフセット電
圧ＶＯ８となるので、この期間の出力電圧を取り除くた
めに出力端子３Ｂにクロック信号φ、の立下りで出力信
号電圧Ｖ ＯＵＴをサンプルホールドする回路を接続す
るようにすればよい。さらに、上記積分回路が多段に直
列接続さλ′６でいる場合には、最終段にオフセット電
圧の影Ｕを受けにくいスイッチドキャパシタ回路を接続
し、クロック信号φ、のＨレベル期間に該スイッチドキ
ャパシタ回路に出力信号電圧を入力させるようにすれば
よいものである。
バッファ回路１７のようにオフセット電圧が問題とされ
るような回路を用いることなく、スイッチ３９．４１及
びコンデンサＣ□だ（すの極めて簡易な構成で確実に演
算増幅器３７のオフセット電圧Ｖｏｓを補償することが
できるものである。また、出力信号電圧ＶＯＵＴは、ク
ロック信号φ２がＨレベルの期間においてオフセット電
圧ＶＯ８となるので、この期間の出力電圧を取り除くた
めに出力端子３Ｂにクロック信号φ、の立下りで出力信
号電圧Ｖ ＯＵＴをサンプルホールドする回路を接続す
るようにすればよい。さらに、上記積分回路が多段に直
列接続さλ′６でいる場合には、最終段にオフセット電
圧の影Ｕを受けにくいスイッチドキャパシタ回路を接続
し、クロック信号φ、のＨレベル期間に該スイッチドキ
ャパシタ回路に出力信号電圧を入力させるようにすれば
よいものである。
また、上記実施例ではインピーダンス回路としてスイッ
チドキャパシタ回路３６を使用するようにしたが、この
インピーダンス回路としては単にコンデンサで置き換え
てもよく、またスイッチドキャパシタによる等価負性抵
抗を用いるようにしてもよいものである。
チドキャパシタ回路３６を使用するようにしたが、この
インピーダンス回路としては単にコンデンサで置き換え
てもよく、またスイッチドキャパシタによる等価負性抵
抗を用いるようにしてもよいものである。
さらに、上記実施例では、各スイッチ３２乃至３５，３
９，４１を２つのクロック信号φ１゜φ２でスイッチン
グ制御させるようにしたが、これは第６図に示すような
互いに重なり合わない３つのタロツク信号φ１乃至φ、
を用いて制御するようにしてもよい。すなわち、スイッ
チ３２．３３はクロック信号φ、がＨレベルのときオン
状態となり、Ｌレベルのときオフ状態となすようにし、
スイッチ３４．３５はクロック信号φ２がＨレベルのと
きオン状態となり、Ｌレベルのときオフ状態となすよう
にし、スイッチ３９．４１はクロック信号φ、がＨレベ
ルのときオン状態となり、Ｌレベルのときオフ状態とな
るようにしても、上記と略同様の動作を行なうことがで
きる。
９，４１を２つのクロック信号φ１゜φ２でスイッチン
グ制御させるようにしたが、これは第６図に示すような
互いに重なり合わない３つのタロツク信号φ１乃至φ、
を用いて制御するようにしてもよい。すなわち、スイッ
チ３２．３３はクロック信号φ、がＨレベルのときオン
状態となり、Ｌレベルのときオフ状態となすようにし、
スイッチ３４．３５はクロック信号φ２がＨレベルのと
きオン状態となり、Ｌレベルのときオフ状態となすよう
にし、スイッチ３９．４１はクロック信号φ、がＨレベ
ルのときオン状態となり、Ｌレベルのときオフ状態とな
るようにしても、上記と略同様の動作を行なうことがで
きる。
次に、＄７図乃至第９図はそれぞれ前記帰還負荷回路４
０の具体例を示すものである。まず、第７図に示すもの
は、コンデン−９−０１３とスイッチ４２とを直列接続
したものである。この場合、ズイツｆ４２は、積分回路
が２つのクロック信号６．、φ、を用いる場合にはクロ
ック信号φ、がＨレベルのときオン状態になされ、３つ
のクロック信号φ、乃至φ、を用いる場合にはクロック
信号φ、がＨレベルのときオフ状態となされるように制
御されるものである。
０の具体例を示すものである。まず、第７図に示すもの
は、コンデン−９−０１３とスイッチ４２とを直列接続
したものである。この場合、ズイツｆ４２は、積分回路
が２つのクロック信号６．、φ、を用いる場合にはクロ
ック信号φ、がＨレベルのときオン状態になされ、３つ
のクロック信号φ、乃至φ、を用いる場合にはクロック
信号φ、がＨレベルのときオフ状態となされるように制
御されるものである。
また、第８図に示すものは、スイッチ４３乃至４６及び
コンデンサＣＩ４よりなるスイッチドキャパシタ回路４
７を用いるようにしたものである。この場合、積分回路
が第４図及び第６図に示したどちらのクロック信号を用
いるものであっても、スイッチ４３．４４はクロック信
号φ１がＨレベルでオン状態となされ、スイッチ４５．
４６はクロック信号φ２がＨレベルでオン状態となされ
るように制御されるものである。
コンデンサＣＩ４よりなるスイッチドキャパシタ回路４
７を用いるようにしたものである。この場合、積分回路
が第４図及び第６図に示したどちらのクロック信号を用
いるものであっても、スイッチ４３．４４はクロック信
号φ１がＨレベルでオン状態となされ、スイッチ４５．
４６はクロック信号φ２がＨレベルでオン状態となされ
るように制御されるものである。
さらに、第９図に示すものは、上記第７図に示す回路と
第８図に示す回路とを組み合わせたものである。この場
合、各スイッチ４２乃至４６のオン、オフ制御は、第７
図及び第８図でそれぞれ説明したのと同様にして行なわ
れる。
第８図に示す回路とを組み合わせたものである。この場
合、各スイッチ４２乃至４６のオン、オフ制御は、第７
図及び第８図でそれぞれ説明したのと同様にして行なわ
れる。
ここで、第１Ｏ図は、第３図に示す回路の帰還負荷回路
４０として、第９図に示す回路を用いた場合の、全体的
な回路構成を示すものである。
４０として、第９図に示す回路を用いた場合の、全体的
な回路構成を示すものである。
次に、第１１図は、この発明に係る積分回路を用いて、
帯域除去フィルタ回路を構成した場合の一使用例を示す
ものである。すなわち、この帯域除去フィルタ回路は、
コンデンサＣ＋ｓ 乃至Ｃｒｔ、スイッチ４８乃至５ｏ
及び演算増幅器５１よりなる積分回路５２と、この積分
回路５２の出力が供給され、スイッチドキャパシタ回路
５３、コンデンサＣＩＳ ＋ ” １．、スイッチ５４
乃至５６及び演算増幅器５７よりなる積分回路５Ｂと、
この積分回路５８の出力を上記積分回路５２に帰還する
ためのスイッチドキャパシタ回路５９及びコンデンサＣ
７゜とよりなるものである。そして、上記スイッチドキ
ャパシタ回路５３は、スイッチ６ｏ乃至６３とコンデン
サ０２１とよりなり、スイッチドキャパシタ回路５９は
、スイッ′ｆ６４乃至６７とコンデンサＣ２□とよりな
るものである。
帯域除去フィルタ回路を構成した場合の一使用例を示す
ものである。すなわち、この帯域除去フィルタ回路は、
コンデンサＣ＋ｓ 乃至Ｃｒｔ、スイッチ４８乃至５ｏ
及び演算増幅器５１よりなる積分回路５２と、この積分
回路５２の出力が供給され、スイッチドキャパシタ回路
５３、コンデンサＣＩＳ ＋ ” １．、スイッチ５４
乃至５６及び演算増幅器５７よりなる積分回路５Ｂと、
この積分回路５８の出力を上記積分回路５２に帰還する
ためのスイッチドキャパシタ回路５９及びコンデンサＣ
７゜とよりなるものである。そして、上記スイッチドキ
ャパシタ回路５３は、スイッチ６ｏ乃至６３とコンデン
サ０２１とよりなり、スイッチドキャパシタ回路５９は
、スイッ′ｆ６４乃至６７とコンデンサＣ２□とよりな
るものである。
ここで、第１１図に示す回路を帯域除去フィシタとして
動作させる場合、スイッチ４８゜４９，５４．６５をオ
フ状態とし、スイッチ５６をオン状態に設定するととも
に、スイッチ６０．６３乃至６５をクロック信号φ、カ
ーＨレベルのときオン状態となし、スイッチ６１゜６２
．６６．６７をクロック信号φ！力１Ｈレベルのときオ
ン状態となすよう：二制御する゛・。この場合、２つの
クロック信号φ１ 、φ２の％＞ずれかがＨレベルの場
合にも演算増幅器５１．５７の出力がサンプルされるた
め、オフセット電圧補償のためのスイッチ４Ｂ、４９，
５０．５４乃至５６はクロック信号φ１．φ、に重な１
ノ合わない第３のクロック信号φ、で制御する必要があ
る。つまり、クロック信号φ、力くＨレベルのときスイ
ッチ４８．４９，５４．５５カーオン状態となり、スイ
ッチ５０．５６がオフ状態となるようになされるもので
ある。
動作させる場合、スイッチ４８゜４９，５４．６５をオ
フ状態とし、スイッチ５６をオン状態に設定するととも
に、スイッチ６０．６３乃至６５をクロック信号φ、カ
ーＨレベルのときオン状態となし、スイッチ６１゜６２
．６６．６７をクロック信号φ！力１Ｈレベルのときオ
ン状態となすよう：二制御する゛・。この場合、２つの
クロック信号φ１ 、φ２の％＞ずれかがＨレベルの場
合にも演算増幅器５１．５７の出力がサンプルされるた
め、オフセット電圧補償のためのスイッチ４Ｂ、４９，
５０．５４乃至５６はクロック信号φ１．φ、に重な１
ノ合わない第３のクロック信号φ、で制御する必要があ
る。つまり、クロック信号φ、力くＨレベルのときスイ
ッチ４８．４９，５４．５５カーオン状態となり、スイ
ッチ５０．５６がオフ状態となるようになされるもので
ある。
なお、この発明は上記実施例に限定されるものではなく
、この外その要旨を逸脱しなり為範囲で極々変形して実
施することができる。
、この外その要旨を逸脱しなり為範囲で極々変形して実
施することができる。
したがって、以上詳述したようにこの発明によれば、例
えばバッファ回路のよう；ニオフセット電圧が問題とさ
れるような回路を用いることなく、筒易な構成でしかも
確実に演算増幅器のオフセット電圧を補償し得る極めて
良好なスイッチドキャパシタ積分回路を提供することが
できる。
えばバッファ回路のよう；ニオフセット電圧が問題とさ
れるような回路を用いることなく、筒易な構成でしかも
確実に演算増幅器のオフセット電圧を補償し得る極めて
良好なスイッチドキャパシタ積分回路を提供することが
できる。
第１図及び第２図はそれぞれ従来の積分回路を示すブロ
ック回路構成図、第３図はこの発明に係るスイッチドキ
ャパシタ積分回路の一実施例を示すブロック回路構成図
、第４図は同実施例のスイッチ制御用のクロック信号を
示すタイミング図、第５図は同実施例の動作を説明する
ためのタイミング図、第６図は同実施例のスイッチ制御
用のクロック信号の変形例を示すタイミング図、第７図
乃至第９図はそれぞれ同実施例の帰還負荷回路の具体例
を示す回路構成図、第１０図は同実施例において第９図
に示す帰還負荷回路を接続した状態を示すブロック回路
構成図、第１１図はこの発明を帯域除去フィルタ回路に
適用した場合の一使用例を示すブロック回路構成図であ
る。 ３１・・・入力端子、３２〜３５・・・スイッチ、３６
・・・スイッチドキャパシタ回路、３７・・・演算増幅
器、３８・・・出力端子、３９・・・スイッチ、４０・
・・帰還負荷回路、４１〜４６・・・スイッチ、４７・
・・スイッチドキャパシタ回路、４８〜５０・・・スイ
ッチ、５１・・・演算増幅器、５２・・・積分回路、５
３・・・スイツテドキャノ（シタ回路、５４〜５６・・
・スイッチ、５７・・・演算増幅器、５８・・・積分回
路、５９・・・スイッチドキャパシタ回路、出願人代理
人 弁理士 鈴 江 武 彦図面の：’Ｉ’”；ａ （
内容に変更なし）第１図 １ 第２図 １久 第３図 第４図 第５図 Ｖ□Ｕ７ ｖｏｓ 第６図 ψ３ｖ爪−Ｌ−ｆしゴ尤 第７図 第８図 第９図 第１０図 第１頁の続き ［相］発 明 者 佐 藤 晃 −川崎市川崎区東田町
リング株式会社内 ２番地１１号 東芝マイコンエンジニア特許庁長官 若
杉和夫 殿 １．事件の表示 特願昭５８−２４９８６３号 ２、発明の名称 スイッチドキャパシタ積分回路 ３、補ＩＩミをする渚 事件との関係 特許出題人 １１、代理人 ６、補正のえ１象 明ＩＢ書 、 図面 １１、。 ７、補正の内容 （・ ゛・Ｉ ：
ック回路構成図、第３図はこの発明に係るスイッチドキ
ャパシタ積分回路の一実施例を示すブロック回路構成図
、第４図は同実施例のスイッチ制御用のクロック信号を
示すタイミング図、第５図は同実施例の動作を説明する
ためのタイミング図、第６図は同実施例のスイッチ制御
用のクロック信号の変形例を示すタイミング図、第７図
乃至第９図はそれぞれ同実施例の帰還負荷回路の具体例
を示す回路構成図、第１０図は同実施例において第９図
に示す帰還負荷回路を接続した状態を示すブロック回路
構成図、第１１図はこの発明を帯域除去フィルタ回路に
適用した場合の一使用例を示すブロック回路構成図であ
る。 ３１・・・入力端子、３２〜３５・・・スイッチ、３６
・・・スイッチドキャパシタ回路、３７・・・演算増幅
器、３８・・・出力端子、３９・・・スイッチ、４０・
・・帰還負荷回路、４１〜４６・・・スイッチ、４７・
・・スイッチドキャパシタ回路、４８〜５０・・・スイ
ッチ、５１・・・演算増幅器、５２・・・積分回路、５
３・・・スイツテドキャノ（シタ回路、５４〜５６・・
・スイッチ、５７・・・演算増幅器、５８・・・積分回
路、５９・・・スイッチドキャパシタ回路、出願人代理
人 弁理士 鈴 江 武 彦図面の：’Ｉ’”；ａ （
内容に変更なし）第１図 １ 第２図 １久 第３図 第４図 第５図 Ｖ□Ｕ７ ｖｏｓ 第６図 ψ３ｖ爪−Ｌ−ｆしゴ尤 第７図 第８図 第９図 第１０図 第１頁の続き ［相］発 明 者 佐 藤 晃 −川崎市川崎区東田町
リング株式会社内 ２番地１１号 東芝マイコンエンジニア特許庁長官 若
杉和夫 殿 １．事件の表示 特願昭５８−２４９８６３号 ２、発明の名称 スイッチドキャパシタ積分回路 ３、補ＩＩミをする渚 事件との関係 特許出題人 １１、代理人 ６、補正のえ１象 明ＩＢ書 、 図面 １１、。 ７、補正の内容 （・ ゛・Ｉ ：
Claims (4)
- （１）入力信号電圧がインピーダンス回路を介して反転
入力端に印加され基準電位が非反転入力端に印加される
演算増幅器と、この演算増幅器の反転入力端と前記イン
ピーダンス回路との間に介在されるコンデンサと、この
コンデンサの前記演算増幅器の反転入力端に接続される
側と前記演算増幅器の出力端との間に介在され所定周期
でスイッチング駆動される第１のスイッチング回路と、
容量性素子を含み前記コンデンサの前記インピーダンス
回路に接続される側と前記演算増幅器の出力端との間に
介在される帰還負荷回路と、前記コンデンサの前記イン
ピーダンス回路に接続される側と基準電位端との間に介
在、され前記第１のスイッチング回路に同期してスイッ
チング駆動される第２のスイッチング回路とを具備して
なることを粕徴とするスイツテドキャパシタ積分回路。 - （２）上記帰還負荷回路は上記第１及び第２のスイッチ
ング回路と異なるオン、オフ関係に制御される第３のス
イッチング回路とコンデンサとを直列接続するように構
成してなることを特徴とする特許請求の範囲第１項記載
のスイッチドキャパシタ積分回路。 - （３）上記帰還負荷回路はスイッチドキャパシタで構成
されることを特徴とする特許請求の範囲第１項記載のス
イッチドキャパシタ積分回路。 - （４）上記インピーダンス回路はスイッチドキャパシタ
で構成されることを特徴とする特許請求の範囲第１項乃
至第３項いずれかに記載のスイッチドキャパシタ積分回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24986383A JPS60140479A (ja) | 1983-12-27 | 1983-12-27 | スイツチドキヤパシタ積分回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24986383A JPS60140479A (ja) | 1983-12-27 | 1983-12-27 | スイツチドキヤパシタ積分回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60140479A true JPS60140479A (ja) | 1985-07-25 |
| JPH051509B2 JPH051509B2 (ja) | 1993-01-08 |
Family
ID=17199305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24986383A Granted JPS60140479A (ja) | 1983-12-27 | 1983-12-27 | スイツチドキヤパシタ積分回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60140479A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013051470A (ja) * | 2011-08-30 | 2013-03-14 | Seiko Epson Corp | スイッチトキャパシター積分回路、フィルター回路、多出力フィルター回路、物理量測定装置、及び電子機器 |
| KR20170080775A (ko) * | 2015-12-30 | 2017-07-11 | 엘지디스플레이 주식회사 | 유기발광 표시장치 및 그의 구동방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49104541A (ja) * | 1973-02-05 | 1974-10-03 |
-
1983
- 1983-12-27 JP JP24986383A patent/JPS60140479A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49104541A (ja) * | 1973-02-05 | 1974-10-03 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013051470A (ja) * | 2011-08-30 | 2013-03-14 | Seiko Epson Corp | スイッチトキャパシター積分回路、フィルター回路、多出力フィルター回路、物理量測定装置、及び電子機器 |
| KR20170080775A (ko) * | 2015-12-30 | 2017-07-11 | 엘지디스플레이 주식회사 | 유기발광 표시장치 및 그의 구동방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH051509B2 (ja) | 1993-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7292095B2 (en) | Notch filter for ripple reduction in chopper stabilized amplifiers | |
| JP3791767B2 (ja) | フライングキャパシタ式電圧検出回路 | |
| US5475337A (en) | Switched capacitor amplifier circuit | |
| US5479130A (en) | Auto-zero switched-capacitor integrator | |
| JP2023074039A (ja) | 積分回路 | |
| US20100079204A1 (en) | Switched-capacitor amplifier arrangement having a low input current | |
| JPS6355108B2 (ja) | ||
| JPH08273388A (ja) | サンプル・ホールド回路 | |
| US5541599A (en) | Data independent loading of a reference in a discrete time system | |
| JP3222276B2 (ja) | コンパレータ回路およびコンパレータ回路の制御方法 | |
| CN114978054B (zh) | 自稳零运算放大器 | |
| JP2000022500A (ja) | スイッチトキャパシタ回路 | |
| CN108696252B (zh) | 差动放大装置 | |
| JP3491226B2 (ja) | デルタ・シグマ変調器 | |
| US5804978A (en) | Circuit for feeding a Wheatstone Bridge with a rectangular waveform voltage | |
| JPS60140479A (ja) | スイツチドキヤパシタ積分回路 | |
| JP3483565B2 (ja) | 複数の入力信号を積分する方法および装置 | |
| JP2003234638A (ja) | 多入力積分回路及び多入力δς変調回路 | |
| US5617054A (en) | Switched capacitor voltage error compensating circuit | |
| JPS6218095B2 (ja) | ||
| JP3824867B2 (ja) | アナログ信号処理装置 | |
| JPH0818353A (ja) | 演算増幅回路 | |
| JP4369820B2 (ja) | スイッチトキャパシタ増幅回路 | |
| JP2008047997A (ja) | スイッチトキャパシタ回路 | |
| KR100191781B1 (ko) | 데이타등화장치 |