JPH051509B2 - - Google Patents
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- JPH051509B2 JPH051509B2 JP58249863A JP24986383A JPH051509B2 JP H051509 B2 JPH051509 B2 JP H051509B2 JP 58249863 A JP58249863 A JP 58249863A JP 24986383 A JP24986383 A JP 24986383A JP H051509 B2 JPH051509 B2 JP H051509B2
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- circuit
- switches
- switch
- signal
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- 239000003990 capacitor Substances 0.000 claims description 85
- 230000010354 integration Effects 0.000 claims description 11
- 230000001360 synchronised effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 9
- 230000008030 elimination Effects 0.000 description 2
- 238000003379 elimination reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000001404 mediated effect Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/18—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals
- G06G7/184—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements
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- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、演算増幅器を用いたスイツチドキ
ヤパシタ積分回路に係り、特にその演算増幅器の
オフセツト電圧を補償するようにしたものの改良
に関する。
ヤパシタ積分回路に係り、特にその演算増幅器の
オフセツト電圧を補償するようにしたものの改良
に関する。
周知のように、上記の如き積分回路にあつて
は、演算増幅器のオフセツト電圧が出力電圧に影
響を及ぼさないように補償することが必要とな
る。すなわち、第１図は、従来より広く知られて
いる積分回路を示すもので、演算増幅器１１、抵
抗R1及びコンデンサC1より構成されている。そ
して、この場合、演算増幅器１１を理想的なもの
とし、そのオフセツト電圧VOSを図示の如く直流
電圧源１２で等価的に置き換えると、入力電圧
VINに対する出力電圧VOUTは、Ｓ次元では、 VOUT＝−１／SR1C1VIN＋（１＋１／SR1C1）VOS となり、SR1C1≪１のとき、演算増幅器１１の
オフセツト電圧VOSは、略積分回路の利得倍され
て出力電圧VOUTに表われることになる。
は、演算増幅器のオフセツト電圧が出力電圧に影
響を及ぼさないように補償することが必要とな
る。すなわち、第１図は、従来より広く知られて
いる積分回路を示すもので、演算増幅器１１、抵
抗R1及びコンデンサC1より構成されている。そ
して、この場合、演算増幅器１１を理想的なもの
とし、そのオフセツト電圧VOSを図示の如く直流
電圧源１２で等価的に置き換えると、入力電圧
VINに対する出力電圧VOUTは、Ｓ次元では、 VOUT＝−１／SR1C1VIN＋（１＋１／SR1C1）VOS となり、SR1C1≪１のとき、演算増幅器１１の
オフセツト電圧VOSは、略積分回路の利得倍され
て出力電圧VOUTに表われることになる。
また、近時では、積分回路の精度向上のため
に、上記抵抗R1に代えてスイツチドキヤパシタ
をインピーダンス回路として使用するようにし
た、いわゆるスイツチドキヤパシタ積分回路が多
く出現してきているが、この場合にも演算増幅器
１１のオフセツト電圧VOSは、スイツチドキヤパ
シタの容量をC′とすると、入力電圧VINの略（１
＋C′／C1）倍されて出力電圧VOUTに表われるこ
とになる。
に、上記抵抗R1に代えてスイツチドキヤパシタ
をインピーダンス回路として使用するようにし
た、いわゆるスイツチドキヤパシタ積分回路が多
く出現してきているが、この場合にも演算増幅器
１１のオフセツト電圧VOSは、スイツチドキヤパ
シタの容量をC′とすると、入力電圧VINの略（１
＋C′／C1）倍されて出力電圧VOUTに表われるこ
とになる。
そこで、従来より、演算増幅器１１のオフセツ
ト電圧VOSの補償対策として、USP−4365204に
示すような手段が考えられている。すなわち、こ
れは、第２図に示すように入力電圧VINをスイツ
チ１３乃至１５及びコンデンサC2よりなるスイ
ツチドキヤパシタ回路１６を介して演算増幅器１
１の反転入力端−及びコンデンサC1に印加し、
バツフア回路１７を介して出力電圧VOUTを得る
ようにしている。そして、オフセツト電圧VOSの
補償に際しては、回路を初期化するクロツク信号
によつてスイツチ１８乃至２０をオンさせ、オフ
セツト電圧VOSをコンデンサC3に充電しバツフア
回路２１及びスイツチ２０を介してスイツチドキ
ヤパシタ回路１６に供給することにより、入力電
圧VINからオフセツト電圧VOSを減算して補償す
るようにしているものである。
ト電圧VOSの補償対策として、USP−4365204に
示すような手段が考えられている。すなわち、こ
れは、第２図に示すように入力電圧VINをスイツ
チ１３乃至１５及びコンデンサC2よりなるスイ
ツチドキヤパシタ回路１６を介して演算増幅器１
１の反転入力端−及びコンデンサC1に印加し、
バツフア回路１７を介して出力電圧VOUTを得る
ようにしている。そして、オフセツト電圧VOSの
補償に際しては、回路を初期化するクロツク信号
によつてスイツチ１８乃至２０をオンさせ、オフ
セツト電圧VOSをコンデンサC3に充電しバツフア
回路２１及びスイツチ２０を介してスイツチドキ
ヤパシタ回路１６に供給することにより、入力電
圧VINからオフセツト電圧VOSを減算して補償す
るようにしているものである。
しかしながら、上記のような従来のオフセツト
電圧補償手段では、演算増幅器１１のオフセツト
電圧VOSは補償されるものの、バツフア回路１７
のオフセツト電圧に対しては何らの考慮もはらわ
れていないため、結局バツフア回路１７のオフセ
ツト電圧が出力電圧VOUTに影響を与えてしまう
という問題を有している。
電圧補償手段では、演算増幅器１１のオフセツト
電圧VOSは補償されるものの、バツフア回路１７
のオフセツト電圧に対しては何らの考慮もはらわ
れていないため、結局バツフア回路１７のオフセ
ツト電圧が出力電圧VOUTに影響を与えてしまう
という問題を有している。
この発明は上記事情を考慮してなされたもの
で、例えばバツフア回路のようにオフセツト電圧
が問題とされるような回路を用いることなく、簡
易な構成でしかも確実に演算増幅器のオフセツト
電圧を補償し得る極めて良好なスイツチドキヤパ
シタ積分回路を提供することを目的とする。
で、例えばバツフア回路のようにオフセツト電圧
が問題とされるような回路を用いることなく、簡
易な構成でしかも確実に演算増幅器のオフセツト
電圧を補償し得る極めて良好なスイツチドキヤパ
シタ積分回路を提供することを目的とする。
すなわち、この発明に係るスイツチドキヤパシ
タ積分回路は、第１のコンデンサ、及び、上記第
１のコンデンサの一端と入力端子との間に接続さ
れる第１のスイツチ、及び、上記第１のコンデン
サの他端に接続される第２のスイツチ、及び、上
記第１のコンデンサの一端と定電位源との間に接
続される第３のスイツチ、及び、上記第１のコン
デンサの他端と上記定電位源との間に接続される
第４のスイツチから構成されるインピーダンス回
路を有する。さらに、一端が上記インピーダンス
回路の第２のスイツチに接続される第２のコンデ
ンサと、反転入力端が上記第２のコンデンサの他
端に接続され、非反転入力端が上記定電位源に接
続される演算増幅器と、上記演算増幅器の出力端
と反転入力端との間に接続される第５のスイツチ
と、上記第２のコンデンサの一端と上記定電位源
との間に接続される第６のスイツチと、上記演算
増幅器の出力端と上記第２のコンデンサの一端と
の間に接続される帰還負荷回路と、一定の周期を
有する第１の信号で上記第１及び第２のスイツチ
を周期的にオン状態又はオフ状態に制御し、か
つ、上記第１の信号に同期する第２の信号で上記
第１及び第２のスイツチがオフ状態のときにオン
状態となるように上記第３乃至第６のスイツチを
周期的にオン状態又はオフ状態に制御する制御回
路とを備える。
タ積分回路は、第１のコンデンサ、及び、上記第
１のコンデンサの一端と入力端子との間に接続さ
れる第１のスイツチ、及び、上記第１のコンデン
サの他端に接続される第２のスイツチ、及び、上
記第１のコンデンサの一端と定電位源との間に接
続される第３のスイツチ、及び、上記第１のコン
デンサの他端と上記定電位源との間に接続される
第４のスイツチから構成されるインピーダンス回
路を有する。さらに、一端が上記インピーダンス
回路の第２のスイツチに接続される第２のコンデ
ンサと、反転入力端が上記第２のコンデンサの他
端に接続され、非反転入力端が上記定電位源に接
続される演算増幅器と、上記演算増幅器の出力端
と反転入力端との間に接続される第５のスイツチ
と、上記第２のコンデンサの一端と上記定電位源
との間に接続される第６のスイツチと、上記演算
増幅器の出力端と上記第２のコンデンサの一端と
の間に接続される帰還負荷回路と、一定の周期を
有する第１の信号で上記第１及び第２のスイツチ
を周期的にオン状態又はオフ状態に制御し、か
つ、上記第１の信号に同期する第２の信号で上記
第１及び第２のスイツチがオフ状態のときにオン
状態となるように上記第３乃至第６のスイツチを
周期的にオン状態又はオフ状態に制御する制御回
路とを備える。
上記構成によれば、積分回路におけるインピー
ダンス回路に、第１乃至第４のスイツチ及び第１
のキヤパシタから構成されるスイツチドキヤパシ
タが用いられ、さらに演算増幅器の反転入力端に
は、第５，第６のスイツチ及び第２のキヤパシタ
が接続されている。そして、互いに同期した第１
及び第２の信号で上記第１乃至第６のスイツチの
スイツチングが制御されている。これにより、バ
ツフア回路のようなオフセツト電圧が問題となる
回路を用いることなく、簡易な構成で、しかも確
実に演算増幅器のオフセツト電圧を補償し得る極
めて良好なスイツチドキヤパシタ積分回路を提供
できる。また、スイツチドキヤパシタを用いてい
るため、長時間の動作でも増幅器のオフセツトド
リフトが生じることはない。
ダンス回路に、第１乃至第４のスイツチ及び第１
のキヤパシタから構成されるスイツチドキヤパシ
タが用いられ、さらに演算増幅器の反転入力端に
は、第５，第６のスイツチ及び第２のキヤパシタ
が接続されている。そして、互いに同期した第１
及び第２の信号で上記第１乃至第６のスイツチの
スイツチングが制御されている。これにより、バ
ツフア回路のようなオフセツト電圧が問題となる
回路を用いることなく、簡易な構成で、しかも確
実に演算増幅器のオフセツト電圧を補償し得る極
めて良好なスイツチドキヤパシタ積分回路を提供
できる。また、スイツチドキヤパシタを用いてい
るため、長時間の動作でも増幅器のオフセツトド
リフトが生じることはない。
以下、この発明の一実施例について図面を参照
して詳細に説明する。第３図において、３１は入
力信号電圧VINが印加される入力端子である。こ
の入力端子３１は、スイツチ３２乃至３５及びコ
ンデンサC11よりなるインピーダンス回路として
のスイツチドキヤパシタ回３６と、コンデンサ
C12とを直列に介して、演算増幅器３７の反転入
力端（−）に接続されている。そして、この演算
増幅器３７の非反転入力端（＋）は、基準電位端
としての接地端に接続されている。また、上記演
算増幅器３７の出力端は、この積分回路の出力信
号電圧VOUTを得るための出力端子３８に接続さ
れている。
して詳細に説明する。第３図において、３１は入
力信号電圧VINが印加される入力端子である。こ
の入力端子３１は、スイツチ３２乃至３５及びコ
ンデンサC11よりなるインピーダンス回路として
のスイツチドキヤパシタ回３６と、コンデンサ
C12とを直列に介して、演算増幅器３７の反転入
力端（−）に接続されている。そして、この演算
増幅器３７の非反転入力端（＋）は、基準電位端
としての接地端に接続されている。また、上記演
算増幅器３７の出力端は、この積分回路の出力信
号電圧VOUTを得るための出力端子３８に接続さ
れている。
ここで、上記コンデンサC12のうち、演算増幅
器３７の反転入力端（−）に接続される側と、演
算増幅器３７の出力端との間には、スイツチ３９
が介在されている。また、上記コンデンサC12の
うち、スイツチドキヤパシタ回路３６に接続され
る側と、上記演算増幅器３７の出力端との間に
は、容量性素子を含み演算増幅器３７を積分回路
として動作させるための帰還負荷回路４０が介在
されている。さらに、上記コンデンサC12のうち、
スイツチドキヤパシタ回路３６に接続される側
は、スイツチ４１を介して接地されている。
器３７の反転入力端（−）に接続される側と、演
算増幅器３７の出力端との間には、スイツチ３９
が介在されている。また、上記コンデンサC12の
うち、スイツチドキヤパシタ回路３６に接続され
る側と、上記演算増幅器３７の出力端との間に
は、容量性素子を含み演算増幅器３７を積分回路
として動作させるための帰還負荷回路４０が介在
されている。さらに、上記コンデンサC12のうち、
スイツチドキヤパシタ回路３６に接続される側
は、スイツチ４１を介して接地されている。
そして、上記各スイツチ３２乃至３５，３９，
４１は、第４図に示すような、互いに重なり合わ
ないクロツク信号φ1，φ2によつて、オン、オフ
状態に制御されるものである。すなわち、スイツ
チ３２，３３は、クロツク信号φ1がＨ（ハイ）レ
ベルのときオン状態となり、Ｌ（ロー）レベルの
ときオフ状態になされる。また、他のスイツチ３
４，３５，３９，４１は、クロツク信号φ2がＨ
レベルのときオン状態となり、Ｌレベルのときオ
フ状態になされるものである。
４１は、第４図に示すような、互いに重なり合わ
ないクロツク信号φ1，φ2によつて、オン、オフ
状態に制御されるものである。すなわち、スイツ
チ３２，３３は、クロツク信号φ1がＨ（ハイ）レ
ベルのときオン状態となり、Ｌ（ロー）レベルの
ときオフ状態になされる。また、他のスイツチ３
４，３５，３９，４１は、クロツク信号φ2がＨ
レベルのときオン状態となり、Ｌレベルのときオ
フ状態になされるものである。
上記のような構成において、以下第５図に示す
タイミング図を参照して、その動作を説明する。
すなわち、入力端子３１に第５図に示すような入
力信号電圧VINが印加されているとすると、まず
クツロク信号φ2がＨレベルの期間では、スイツ
チ３９，４１がオン状態となされるので、演算増
幅器３７はボルテージフオロワ構成となされるた
め、出力端子３８には演算増幅器３７のオフセツ
ト電圧VOSが出力される。このとき、コンデンサ
C12には、そのスイツチドキヤパシタ回路３６と
接続される側がスイツチ４１を介して接地される
ため、上記オフセツト電圧VOSが充電される。ま
た、このとき、スイツチ３４，３５がオン状態で
あるから、スイツチドキヤパシタ回路３６のコン
デンサC11は、その両端が接地されるので、放電
状態となされる。
タイミング図を参照して、その動作を説明する。
すなわち、入力端子３１に第５図に示すような入
力信号電圧VINが印加されているとすると、まず
クツロク信号φ2がＨレベルの期間では、スイツ
チ３９，４１がオン状態となされるので、演算増
幅器３７はボルテージフオロワ構成となされるた
め、出力端子３８には演算増幅器３７のオフセツ
ト電圧VOSが出力される。このとき、コンデンサ
C12には、そのスイツチドキヤパシタ回路３６と
接続される側がスイツチ４１を介して接地される
ため、上記オフセツト電圧VOSが充電される。ま
た、このとき、スイツチ３４，３５がオン状態で
あるから、スイツチドキヤパシタ回路３６のコン
デンサC11は、その両端が接地されるので、放電
状態となされる。
次に、クロツク信号φ1がＨレベルの期間では、
スイツチ３２，３３がオン状態となり、入力信号
電圧VINがコンデンサC11を介して、コンデンサ
C12のスイツチドキヤパシタ回路３６と接続され
た側に印加される。ところが、前述したように、
コンデンサC12には演算増幅器３７のオフセツト
電圧VOSが充電されたまま保持されているので、
結局演算増幅器３７の反転入力端（−）には、入
力信号電圧VINからオフセツト電圧VOSを差し引
いた電圧VIN−VOSが印加されて、通常の積分動
作が行なわれ、出力端子３８からは第５図に示す
ような出力信号電圧VOUTが発生されるようにな
る。すなわち、クロツク信号φ1がＨレベルの期
間では、帰還負荷回路４０の帰還作用により、コ
ンデンサC12のスイツチドキヤパシタ回路３６と
接続された側は一定電位に保たれ、演算増幅器３
７の反転入力端（−）に印加される電圧は、入力
信号電圧VINからオフセツト電圧VOSを演算した
ものとなる。このため、クロツク信号φ1がＨレ
ベルの期間における出力信号電圧VOUTは、オフ
セツト電圧VOSの影響を受けないようになるもの
である。
スイツチ３２，３３がオン状態となり、入力信号
電圧VINがコンデンサC11を介して、コンデンサ
C12のスイツチドキヤパシタ回路３６と接続され
た側に印加される。ところが、前述したように、
コンデンサC12には演算増幅器３７のオフセツト
電圧VOSが充電されたまま保持されているので、
結局演算増幅器３７の反転入力端（−）には、入
力信号電圧VINからオフセツト電圧VOSを差し引
いた電圧VIN−VOSが印加されて、通常の積分動
作が行なわれ、出力端子３８からは第５図に示す
ような出力信号電圧VOUTが発生されるようにな
る。すなわち、クロツク信号φ1がＨレベルの期
間では、帰還負荷回路４０の帰還作用により、コ
ンデンサC12のスイツチドキヤパシタ回路３６と
接続された側は一定電位に保たれ、演算増幅器３
７の反転入力端（−）に印加される電圧は、入力
信号電圧VINからオフセツト電圧VOSを演算した
ものとなる。このため、クロツク信号φ1がＨレ
ベルの期間における出力信号電圧VOUTは、オフ
セツト電圧VOSの影響を受けないようになるもの
である。
したがつて、上記実施例のような構成によれ
ば、従来のバツフア回路１７のようにオフセツト
電圧が問題とされるような回路を用いることな
く、スイツチ３９，４１及びコンデンサC12だの
極めて簡易な構成で確実に演算増幅器３７のオフ
セツト電圧VOSを補償することができるものであ
る。また、出力信号電圧VOUTは、クロツク信号
φ2がＨレベルの期間においてオフセツト電圧VOS
となるので、この期間の出力電圧を取り除くため
に出力端子３８にクロツク信号φ1の立下りで出
力信号電圧VOUTをサンプルホールドする回路を
接続するようにすればよい。さらに、上記積分回
路が多段に直列接続されている場合には、最終段
にオフセツト電圧の影響を受けにくいスイツチド
キヤパシタ回路を接続し、クロツク信号φ1のＨ
レベル期間に該スイツチドキヤパシタ回路に出力
信号電圧を入力させるようにすればよいものであ
る。また、上記実施例ではインピーダンス回路と
してスイツチドキヤパシタ回路３６を使用するよ
うにしたが、このインピーダンス回路としては単
にコンデンサで置き換えてもよく、またスイツチ
ドキヤパシタによる等価負性抵抗を用いるように
してもよいものである。
ば、従来のバツフア回路１７のようにオフセツト
電圧が問題とされるような回路を用いることな
く、スイツチ３９，４１及びコンデンサC12だの
極めて簡易な構成で確実に演算増幅器３７のオフ
セツト電圧VOSを補償することができるものであ
る。また、出力信号電圧VOUTは、クロツク信号
φ2がＨレベルの期間においてオフセツト電圧VOS
となるので、この期間の出力電圧を取り除くため
に出力端子３８にクロツク信号φ1の立下りで出
力信号電圧VOUTをサンプルホールドする回路を
接続するようにすればよい。さらに、上記積分回
路が多段に直列接続されている場合には、最終段
にオフセツト電圧の影響を受けにくいスイツチド
キヤパシタ回路を接続し、クロツク信号φ1のＨ
レベル期間に該スイツチドキヤパシタ回路に出力
信号電圧を入力させるようにすればよいものであ
る。また、上記実施例ではインピーダンス回路と
してスイツチドキヤパシタ回路３６を使用するよ
うにしたが、このインピーダンス回路としては単
にコンデンサで置き換えてもよく、またスイツチ
ドキヤパシタによる等価負性抵抗を用いるように
してもよいものである。
さらに、上記実施例では、各スイツチ３２乃至
３５，３９，４１を２つのクロツク信号φ1，φ2
でスイツチング制御させるようにしたが、これは
第６図に示すような互いに重なり合わない３つの
クロツク信号φ1，乃至φ3を用いて制御するよう
にしてもよい。すなわち、スイツチ３２，３３は
クロツク信号φ1がＨレベルのときオン状態とな
り、Ｌレベルのときオフ状態となすようにし、ス
イツチ３４，３５はクロツク信号φ2がＨレベル
のときオン状態となり、Ｌレベルのときオフ状態
となすようにし、スイツチ３９，４１はクロツク
信号φ3がＨレベルのときオン状態となり、Ｌレ
ベルのときオフ状態となるなるようにしても、上
記と略同様の動作を行なうことができる。
３５，３９，４１を２つのクロツク信号φ1，φ2
でスイツチング制御させるようにしたが、これは
第６図に示すような互いに重なり合わない３つの
クロツク信号φ1，乃至φ3を用いて制御するよう
にしてもよい。すなわち、スイツチ３２，３３は
クロツク信号φ1がＨレベルのときオン状態とな
り、Ｌレベルのときオフ状態となすようにし、ス
イツチ３４，３５はクロツク信号φ2がＨレベル
のときオン状態となり、Ｌレベルのときオフ状態
となすようにし、スイツチ３９，４１はクロツク
信号φ3がＨレベルのときオン状態となり、Ｌレ
ベルのときオフ状態となるなるようにしても、上
記と略同様の動作を行なうことができる。
次に、第７図乃至第９図はそれぞれ前記帰還負
荷回路４０の具体例を示すものである。まず、第
７図に示すものは、コンデンサC13とスイツチ４
２とを直列接続したものである。この場合、スイ
ツチ４２は、積分回路が２つのクロツク信号φ1，
φ2を用いる場合にはクロツク信号φ1がＨレベル
のときオン状態になされ、３つのクロツク信号
φ1乃至φ3を用いる場合にはクロツク信号φ3がＨ
レベルのときオフ状態となされるように制御され
るものである。
荷回路４０の具体例を示すものである。まず、第
７図に示すものは、コンデンサC13とスイツチ４
２とを直列接続したものである。この場合、スイ
ツチ４２は、積分回路が２つのクロツク信号φ1，
φ2を用いる場合にはクロツク信号φ1がＨレベル
のときオン状態になされ、３つのクロツク信号
φ1乃至φ3を用いる場合にはクロツク信号φ3がＨ
レベルのときオフ状態となされるように制御され
るものである。
また、第８図に示すものは、スイツチ４３乃至
４６及びコンデンサ14よりなるスイツチドキヤパ
シタ回路４７を用いるようにしたものである。こ
の場合、積分回路が第４図及び第６図に示したど
ちらのクロツク信号を用いるものであつても、ス
イツチ４３，４４はクロツク信号φ1がＨレベル
でオン状態となされ、スイツチ４５，４６はクロ
ツク信号φ2がＨレベルでオン状態となされるよ
うに制御されるものである。
４６及びコンデンサ14よりなるスイツチドキヤパ
シタ回路４７を用いるようにしたものである。こ
の場合、積分回路が第４図及び第６図に示したど
ちらのクロツク信号を用いるものであつても、ス
イツチ４３，４４はクロツク信号φ1がＨレベル
でオン状態となされ、スイツチ４５，４６はクロ
ツク信号φ2がＨレベルでオン状態となされるよ
うに制御されるものである。
さらに、第９図に示すものは、上記第７図に示
す回路と第８図に示す回路とを組み合わせたもの
である。この場合、各スイツチ４２乃至４６のオ
ン、オフ制御は、各第７図及び第８図でそれぞれ
説明したのと同様にして行なわれる。ここで、第
１０図は、第３図に示す回路の帰還負荷回路４０
として、第９図に示す回路を用いた場合の、全体
的な回路構成を示すものである。
す回路と第８図に示す回路とを組み合わせたもの
である。この場合、各スイツチ４２乃至４６のオ
ン、オフ制御は、各第７図及び第８図でそれぞれ
説明したのと同様にして行なわれる。ここで、第
１０図は、第３図に示す回路の帰還負荷回路４０
として、第９図に示す回路を用いた場合の、全体
的な回路構成を示すものである。
次に、第１１図は、この発明に係る積分回路を
用いて、帯域除去フイルタ回路を構成した場合の
一使用例を示すものである。すなわち、この帯域
除去フイルタ回路は、コンデンサC15乃至C17、ス
イツチ４８乃至５０及び演算増幅器５１よりなる
積分回路５２と、この積分回路５２の出力が供給
され、スイツチドキヤパシタ回路５３、コンデン
サC18，C19、スイツチ５４乃至５６及び演算増幅
器５７よりなる積分回路５８と、この積分回路５
８の出力を上記積分回路５２に帰還するためのス
イツチドキヤパシタ回路５９及びコンデンサC20
とよりなるものである。そして、上記スイツチド
キヤパシタ回路５３は、スイツチ６０乃至６３と
コンデンサC21とよりなり、スイツチドキヤパシ
タ回路５９は、スイツチ６４乃至６７とコンデン
サC22とよりなるものである。
用いて、帯域除去フイルタ回路を構成した場合の
一使用例を示すものである。すなわち、この帯域
除去フイルタ回路は、コンデンサC15乃至C17、ス
イツチ４８乃至５０及び演算増幅器５１よりなる
積分回路５２と、この積分回路５２の出力が供給
され、スイツチドキヤパシタ回路５３、コンデン
サC18，C19、スイツチ５４乃至５６及び演算増幅
器５７よりなる積分回路５８と、この積分回路５
８の出力を上記積分回路５２に帰還するためのス
イツチドキヤパシタ回路５９及びコンデンサC20
とよりなるものである。そして、上記スイツチド
キヤパシタ回路５３は、スイツチ６０乃至６３と
コンデンサC21とよりなり、スイツチドキヤパシ
タ回路５９は、スイツチ６４乃至６７とコンデン
サC22とよりなるものである。
ここで、第１１図に示す回路を帯域除去フイル
タとして動作させる場合、スイツチ４８，４９，
５４，５５をオフ状態とし、スイツチ５６をオン
状態に設定するとともに、スイツチ６０，６３乃
至６５をクロツク信号φ1がＨレベルのときオン
状態となし、スイツチ６１，６２，６６，６７を
クロツク信号φ2がＨレベルのときオン状態とな
すように制御する。この場合、２つのクロツク信
号φ1，φ2のいずれかがＨレベルの場合にも演算
増幅器５１，５７の出力がサンプルされるため、
オフセツト電圧補償のためのスイツチ４８，４
９，５０，５４乃至５６はクロツク信号φ1，φ2
に重なり合わない第３のクロツク信号φ3で制御
する必要がある。つまり、クロツク信号φ3がＨ
レベルのときスイツチ４８，４９，５４，５５が
オン状態となり、スイツチ５０，５６がオフ状態
となるようになされるものである。
タとして動作させる場合、スイツチ４８，４９，
５４，５５をオフ状態とし、スイツチ５６をオン
状態に設定するとともに、スイツチ６０，６３乃
至６５をクロツク信号φ1がＨレベルのときオン
状態となし、スイツチ６１，６２，６６，６７を
クロツク信号φ2がＨレベルのときオン状態とな
すように制御する。この場合、２つのクロツク信
号φ1，φ2のいずれかがＨレベルの場合にも演算
増幅器５１，５７の出力がサンプルされるため、
オフセツト電圧補償のためのスイツチ４８，４
９，５０，５４乃至５６はクロツク信号φ1，φ2
に重なり合わない第３のクロツク信号φ3で制御
する必要がある。つまり、クロツク信号φ3がＨ
レベルのときスイツチ４８，４９，５４，５５が
オン状態となり、スイツチ５０，５６がオフ状態
となるようになされるものである。
なお、この発明は上記実施例に限定されるもの
ではなく、この外その要旨を逸脱しない範囲で
種々変形して実施することができる。
ではなく、この外その要旨を逸脱しない範囲で
種々変形して実施することができる。
したがつて、以上詳述したようにこの発明によ
れば、例えばバツフア回路のようにオフセツト電
圧が問題とされるような回路を用いることなく、
簡易な構成でしかも確実に演算増幅器のオフセツ
ト電圧を補償し得る極めて良好なスイツチドキヤ
パシタ積分回路を提供することができる。
れば、例えばバツフア回路のようにオフセツト電
圧が問題とされるような回路を用いることなく、
簡易な構成でしかも確実に演算増幅器のオフセツ
ト電圧を補償し得る極めて良好なスイツチドキヤ
パシタ積分回路を提供することができる。
第１図及び第２図はそれぞれ従来の積分回路を
示すブロツク回路構成図、第３図はこの発明に係
るスイツチドキヤパシタ積分回路の一実施例を示
すブロツク回路構成図、第４図は同実施例のスイ
ツチ制御用のクロツク信号を示すタイミング図、
第５図は同実施例の動作を説明するためのタイミ
ング図、第６図は同実施例のスイツチ制御用のク
ロツク信号の変形例を示すタイミング図、第７図
乃至第９図はそれぞれ同実施例の帰還負荷回路の
具体例を示す回路構成図、第１０図は同実施例に
おいて第９図に示す帰還負荷回路を接続した状態
を示すブロツク回路構成図、第１１図はこの発明
を帯域除去フイルタ回路に適用した場合の一使用
例を示すブロツク回路構成図である。 ３１……入力端子、３２〜３５……スイツチ、
３６……スイツチドキヤパシタ回路、３７……演
算増幅器、３８……出力端子、３９……スイツ
チ、４０……帰還負荷回路、４１〜４６……スイ
ツチ、４７……スイツチドキヤパシタ回路、４８
〜５０……スイツチ、５１……演算増幅器、５２
……積分回路、５３……スイツチドキヤパシタ回
路、５４〜５６……スイツチ、５７……演算増幅
器、５８……積分回路、５９……スイツチドキヤ
パシタ回路、６０〜６７……スイツチ。
示すブロツク回路構成図、第３図はこの発明に係
るスイツチドキヤパシタ積分回路の一実施例を示
すブロツク回路構成図、第４図は同実施例のスイ
ツチ制御用のクロツク信号を示すタイミング図、
第５図は同実施例の動作を説明するためのタイミ
ング図、第６図は同実施例のスイツチ制御用のク
ロツク信号の変形例を示すタイミング図、第７図
乃至第９図はそれぞれ同実施例の帰還負荷回路の
具体例を示す回路構成図、第１０図は同実施例に
おいて第９図に示す帰還負荷回路を接続した状態
を示すブロツク回路構成図、第１１図はこの発明
を帯域除去フイルタ回路に適用した場合の一使用
例を示すブロツク回路構成図である。 ３１……入力端子、３２〜３５……スイツチ、
３６……スイツチドキヤパシタ回路、３７……演
算増幅器、３８……出力端子、３９……スイツ
チ、４０……帰還負荷回路、４１〜４６……スイ
ツチ、４７……スイツチドキヤパシタ回路、４８
〜５０……スイツチ、５１……演算増幅器、５２
……積分回路、５３……スイツチドキヤパシタ回
路、５４〜５６……スイツチ、５７……演算増幅
器、５８……積分回路、５９……スイツチドキヤ
パシタ回路、６０〜６７……スイツチ。
Claims (1)
- 【特許請求の範囲】 １ 第１のコンデンサ、及び、上記第１のコンデ
ンサの一端と入力端子との間に接続される第１の
スイツチ、及び、上記第１のコンデンサの他端に
接続される第２のスイツチ、及び、上記第１のコ
ンデンサの一端と定電位源との間に接続される第
３のスイツチ、及び、上記第１のコンデンサの他
端と上記定電位源との間に接続される第４のスイ
ツチから構成されるインピーダンス回路と、 一端が上記インピーダンス回路の第２のスイツ
チに接続される第２のコンデンサと、 反転入力端が上記第２のコンデンサの他端に接
続され、非反転入力端が上記定電位源に接続され
る演算増幅器と、 上記演算増幅器の出力端と反転入力端との間に
接続される第５のスイツチと、 上記第２のコンデンサの一端と上記定電位源と
の間に接続される第６のスイツチと、 上記演算増幅器の出力端と上記第２のコンデン
サの一端との間に接続される帰還負荷回路と、 一定の周期を有する第１の信号で上記第１及び
第２のスイツチを周期的にオン状態又はオフ状態
に制御し、かつ、上記第１の信号に同期する第２
の信号で上記第１及び第２のスイツチがオフ状態
のときにオン状態となるように上記第３乃至第６
のスイツチを周期的にオン状態又はオフ状態に制
御する制御回路と を具備することを特徴とするスイツチドキヤパシ
タ積分回路。 ２ 上記制御回路は、上記第１の信号に同期する
第２の信号で上記第１及び第２のスイツチがオフ
状態のときにオン状態となるように上記第３及び
第４のスイツチを周期的にオン状態又はオフ状態
に制御し、かつ、上記第１の信号に同期する第３
の信号で上記第１乃至第４のスイツチがオフ状態
のときにオン状態となるように上記第５及び第６
のスイツチを周期的にオン状態又はオフ状態に制
御することを特徴とする特許請求の範囲第１項に
記載のスイツチドキヤパシタ積分回路。 ３ 上記帰還負荷回路は、直列に接続される第７
のスイツチと第３のコンデンサから構成され、上
記第７のスイツチは、上記第１の信号によつてオ
ン状態又はオフ状態に制御されることを特徴とす
る特許請求の範囲第１項又は第２項に記載のスイ
ツチドキヤパシタ積分回路。 ４ 上記帰還負荷回路は、入力端及び出力端を有
し、第３のコンデンサ、及び、上記第３のコンデ
ンサの一端と入力端との間に接続される第７のス
イツチ、及び、上記第３のコンデンサの他端と出
力端との間に接続される第８のスイツチ、及び、
上記第３のコンデンサの一端と定電位源との間に
接続される第９のスイツチ、及び、上記第３のコ
ンデンサの他端と上記定電位源との間に接続され
る第10のスイツチから構成され、上記第７及び第
８のスイツチは、上記第１の信号によつてオン状
態又はオフ状態に制御され、上記第９及び第10の
スイツチは、上記第２の信号によつてオン状態又
はオフ状態に制御されることを特徴とする特許請
求の範囲第１項又は第２項に記載のスイツチドキ
ヤパシタ積分回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24986383A JPS60140479A (ja) | 1983-12-27 | 1983-12-27 | スイツチドキヤパシタ積分回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24986383A JPS60140479A (ja) | 1983-12-27 | 1983-12-27 | スイツチドキヤパシタ積分回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60140479A JPS60140479A (ja) | 1985-07-25 |
| JPH051509B2 true JPH051509B2 (ja) | 1993-01-08 |
Family
ID=17199305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24986383A Granted JPS60140479A (ja) | 1983-12-27 | 1983-12-27 | スイツチドキヤパシタ積分回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60140479A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5842468B2 (ja) * | 2011-08-30 | 2016-01-13 | セイコーエプソン株式会社 | スイッチトキャパシター積分回路、フィルター回路、多出力フィルター回路、物理量測定装置、及び電子機器 |
| KR102542877B1 (ko) * | 2015-12-30 | 2023-06-15 | 엘지디스플레이 주식회사 | 유기발광 표시장치 및 그의 구동방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49104541A (ja) * | 1973-02-05 | 1974-10-03 |
-
1983
- 1983-12-27 JP JP24986383A patent/JPS60140479A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49104541A (ja) * | 1973-02-05 | 1974-10-03 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60140479A (ja) | 1985-07-25 |
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