JP3483565B2 - 複数の入力信号を積分する方法および装置 - Google Patents
複数の入力信号を積分する方法および装置Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
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- Measurement Of Velocity Or Position Using Acoustic Or Ultrasonic Waves (AREA)
Description
【発明の詳細な説明】
発明の背景
1.発明の分野
本発明は、信号処理に関し、さらに詳しくは、アナロ
グ信号の加算および積分に関する。
グ信号の加算および積分に関する。
2.関連技術の説明
さまざまなアナログ信号を加算および積分する必要性
は、多くの用途で一般的である。一般的な用途に周波数
変調器があり、ここで位相変調器に入力する前に、いく
つかの入力信号を加算・積分する必要がある。しかし、
積分器は、DCで極めて高い利得を有し、ほとんどの入力
信号は関連するDCオフセット電圧を有する。従って、積
分器における回路素子が飽和するのを防ぎ、かつ出力信
号のダイナミック・レンジを向上させるため、DCオフセ
ット・レベルを低減する方法が必要とされる。
は、多くの用途で一般的である。一般的な用途に周波数
変調器があり、ここで位相変調器に入力する前に、いく
つかの入力信号を加算・積分する必要がある。しかし、
積分器は、DCで極めて高い利得を有し、ほとんどの入力
信号は関連するDCオフセット電圧を有する。従って、積
分器における回路素子が飽和するのを防ぎ、かつ出力信
号のダイナミック・レンジを向上させるため、DCオフセ
ット・レベルを低減する方法が必要とされる。
従来技術による加算器／積分器回路を第１図に示す。
２つまたはそれ以上の入力信号110は、当技術分野で周
知なように加算器115によってまず加算される。加算器1
20の出力はDC阻止コンデンサ（DC blocking capacito
r）130に接続される。この回路の一般的な構成は集積回
路チップ上で構成され、またDC阻止コンデンサに必要な
寸法は集積回路チップ上でしかるべく構成できるよりも
はるかに大きいので、DC阻止コンデンサは、集積回路チ
ップに対して外部の個別的なコンデンサである。DC阻止
コンデンサから集積回路チップへの接続は、入力ピン12
5および出力ピン135によって行われる。抵抗器およびDC
阻止コンデンサから得られる高域通過フィルタの極位置
（pole location）を設定するため、抵抗器140が用いら
れる。最後に、当技術分野で周知の積分器150は信号を
積分し、出力信号155を与える。
２つまたはそれ以上の入力信号110は、当技術分野で周
知なように加算器115によってまず加算される。加算器1
20の出力はDC阻止コンデンサ（DC blocking capacito
r）130に接続される。この回路の一般的な構成は集積回
路チップ上で構成され、またDC阻止コンデンサに必要な
寸法は集積回路チップ上でしかるべく構成できるよりも
はるかに大きいので、DC阻止コンデンサは、集積回路チ
ップに対して外部の個別的なコンデンサである。DC阻止
コンデンサから集積回路チップへの接続は、入力ピン12
5および出力ピン135によって行われる。抵抗器およびDC
阻止コンデンサから得られる高域通過フィルタの極位置
（pole location）を設定するため、抵抗器140が用いら
れる。最後に、当技術分野で周知の積分器150は信号を
積分し、出力信号155を与える。
図面の簡単な説明
本発明の多くの構造および特徴は、以下の図面と共に
読むことにより詳細な説明からさらに明らかになろう。
読むことにより詳細な説明からさらに明らかになろう。
第１図は、従来技術による加算および積分機能を提供
する基本回路図を示す。
する基本回路図を示す。
第２図は、本発明による回路構成の概略ブロック図を
示す。
示す。
第３図は、本発明による積分器の周波数応答を示す周
波数応答プロットを示す。
波数応答プロットを示す。
第４図は、本発明による周波数変調器の概略ブロック
図を示す。
図を示す。
第５図および第６図は、本発明によるスイッチド・コ
ンデンサ（switched capacitor）回路構成を提供する概
略図を示す。
ンデンサ（switched capacitor）回路構成を提供する概
略図を示す。
第７図は、本発明により構成された無線送信機の概略
ブロック図を示す。
ブロック図を示す。
好適な実施例の詳細な説明
本発明は、発明の以下の特徴および他の特徴を提供す
ることにより、上記の問題等を解決する。複数の入力信
号の加算および積分は、大きなDC阻止コンデンサを利用
せずに実行される。
ることにより、上記の問題等を解決する。複数の入力信
号の加算および積分は、大きなDC阻止コンデンサを利用
せずに実行される。
本発明により、第２図に示す回路構成が提供される。
入力信号は、各信号に存在する周波数成分に基づいてま
とめられる。低い周波数成分を有する信号は、入力信号
グループ205にまとめられ、高い周波数成分を有する信
号は入力信号グループ210にまとめられる。低周波数グ
ループおよび高周波数グループは、加算器215,220にお
いてそれぞれ加算される。加算された低周波数信号は、
低極周波数積分器（low pole frequency integrator）2
25によって積分され、高周波数信号は高極周波数積分器
230によって積分される。両方の積分器の出力は、加算
器235によって加算され、240で出力される。
入力信号は、各信号に存在する周波数成分に基づいてま
とめられる。低い周波数成分を有する信号は、入力信号
グループ205にまとめられ、高い周波数成分を有する信
号は入力信号グループ210にまとめられる。低周波数グ
ループおよび高周波数グループは、加算器215,220にお
いてそれぞれ加算される。加算された低周波数信号は、
低極周波数積分器（low pole frequency integrator）2
25によって積分され、高周波数信号は高極周波数積分器
230によって積分される。両方の積分器の出力は、加算
器235によって加算され、240で出力される。
高周波数および低周波数入力信号グループの両方は、
関連するDC電圧オフセットを有する。DC阻止コンデンサ
の必要性を省くため、これらのDC電圧オフセットの影響
を低減しなければならない。本発明は、これらのオフセ
ットの影響を低減するように高周波数および低周波数積
分器の極周波数を設定することにより、これを達成す
る。本発明は、複数の入力信号を積分する完全に集積さ
れたデバイスを提供する。大きな容量のオフチップDC結
合コンデンサは排除される。さらに、集積回路からの２
つの入力／出力ピンも排除される。
関連するDC電圧オフセットを有する。DC阻止コンデンサ
の必要性を省くため、これらのDC電圧オフセットの影響
を低減しなければならない。本発明は、これらのオフセ
ットの影響を低減するように高周波数および低周波数積
分器の極周波数を設定することにより、これを達成す
る。本発明は、複数の入力信号を積分する完全に集積さ
れたデバイスを提供する。大きな容量のオフチップDC結
合コンデンサは排除される。さらに、集積回路からの２
つの入力／出力ピンも排除される。
第３図は、高極周波数および低極周波数積分器両方の
周波数特性を示す周波数応答プロットを示す。入力信号
の低周波数グループは、低周波数極積分器について低周
波数極315を必要とする周波数成分を有する。この極
は、低周波数極積分器305のDC利得を決定する。入力信
号の高周波数グループは、この低周波数極を必要とせ
ず、そのため高極周波数積分器はより高い周波数極320
を有する。これにより、高極周波数積分器310のDC利得
は低極周波数積分器のDC利得よりも低くすることができ
る。この積分器の利得を低減することにより、入力信号
の高周波数グループに関連するDC電圧オフセットは低減
される。これにより、DC阻止コンデンサの必要がなくな
る。
周波数特性を示す周波数応答プロットを示す。入力信号
の低周波数グループは、低周波数極積分器について低周
波数極315を必要とする周波数成分を有する。この極
は、低周波数極積分器305のDC利得を決定する。入力信
号の高周波数グループは、この低周波数極を必要とせ
ず、そのため高極周波数積分器はより高い周波数極320
を有する。これにより、高極周波数積分器310のDC利得
は低極周波数積分器のDC利得よりも低くすることができ
る。この積分器の利得を低減することにより、入力信号
の高周波数グループに関連するDC電圧オフセットは低減
される。これにより、DC阻止コンデンサの必要がなくな
る。
第４図は、本発明により構成される周波数変調器を示
す。３つの入力信号は、２つの低周波数成分信号のグル
ープ405と、１つの高周波数成分信号410とに分類され
る。本発明により、任意の数の入力信号または入力信号
のグループが可能である。入力信号の周波数成分および
そのグループに応じて、加算入力を有するものと有さな
いものとがある複数の積分器の異なる構成が可能であ
る。
す。３つの入力信号は、２つの低周波数成分信号のグル
ープ405と、１つの高周波数成分信号410とに分類され
る。本発明により、任意の数の入力信号または入力信号
のグループが可能である。入力信号の周波数成分および
そのグループに応じて、加算入力を有するものと有さな
いものとがある複数の積分器の異なる構成が可能であ
る。
各積分器は、関連する入力信号の周波数と整合する極
周波数を有していなければならない。低周波数成分信号
は、加算器415において互いに加算され、この加算器の
出力は、低極周波数を有する積分器417において積分さ
れる。高周波数入力は、高極周波数を有する積分器420
において積分される。これら２つの積分信号は加算器42
5において加算され、この加算器の出力は位相変調器430
に送られる。位相変調器430は、積分および加算と組み
合わせて、低周波数成分を有する信号の周波数変調を行
う。位相変調器435の出力は、入力信号の和によって変
調された周波数変調信号である。
周波数を有していなければならない。低周波数成分信号
は、加算器415において互いに加算され、この加算器の
出力は、低極周波数を有する積分器417において積分さ
れる。高周波数入力は、高極周波数を有する積分器420
において積分される。これら２つの積分信号は加算器42
5において加算され、この加算器の出力は位相変調器430
に送られる。位相変調器430は、積分および加算と組み
合わせて、低周波数成分を有する信号の周波数変調を行
う。位相変調器435の出力は、入力信号の和によって変
調された周波数変調信号である。
第５図および第６図は、本発明によるスイッチド・コ
ンデンサ（switched capacitor）回路構成を示す。スイ
ッチド・コンデンサ回路の要素は、Ｎ型またはＰ型MOSF
ETあるいはその両方の組合せでもよいスイッチと、コン
デンサと、オペ・アンプであり、これらすべての設計は
当技術分野で周知である。多くの構成では、入力信号の
グループを加算する加算器は、積分器回路の入力部分と
組み合わせて、第５図に示すような単一回路を提供する
ことができる。
ンデンサ（switched capacitor）回路構成を示す。スイ
ッチド・コンデンサ回路の要素は、Ｎ型またはＰ型MOSF
ETあるいはその両方の組合せでもよいスイッチと、コン
デンサと、オペ・アンプであり、これらすべての設計は
当技術分野で周知である。多くの構成では、入力信号の
グループを加算する加算器は、積分器回路の入力部分と
組み合わせて、第５図に示すような単一回路を提供する
ことができる。
第５図において、２つの積分器を示し、第１積分器は
加算入力を有し、第２積分器は第４図に示すような単一
（非加算）入力を有する。低周波数成分入力信号503,51
5は、まずそれぞれのスイッチ506,518を介して回路に入
力される。スイッチ506,518は、ソース（図示せず）か
ら発信する二元位相（bi−phase）クロックφによって
起動される。ソースは、無線送信機などの装置の内部に
あってもよい。二元位相クロックφは非重複であり、φ
1,φ２として表される２つの位相を有する。入力信号50
3,515は、入力コンデンサ512,524上にそれぞれサンプリ
ングされる。φ１で、スイッチ509,521,545は閉とな
り、入力コンデンサから電荷をクリアする。スイッチ50
6,518,527が閉のとき、入力サンプルはクロック位相φ
２中に積分コンデンサ530上に積分される。帰還コンデ
ンサ536,530によって負帰還が施される。スイッチ539が
閉のとき、出力はクロック位相φ２で帰還コンデンサ53
6上にサンプリングされる。スイッチ533,545は、次の出
力サンプルについて帰還コンデンサ536をクリアする。
この積分器の極周波数は、積分コンデンサ530に対する
帰還コンデンサ536の比率によって決定される。各入力
信号のDC利得は、帰還コンデンサ536に対する各入力コ
ンデンサ512または524の比率によって決定される。
加算入力を有し、第２積分器は第４図に示すような単一
（非加算）入力を有する。低周波数成分入力信号503,51
5は、まずそれぞれのスイッチ506,518を介して回路に入
力される。スイッチ506,518は、ソース（図示せず）か
ら発信する二元位相（bi−phase）クロックφによって
起動される。ソースは、無線送信機などの装置の内部に
あってもよい。二元位相クロックφは非重複であり、φ
1,φ２として表される２つの位相を有する。入力信号50
3,515は、入力コンデンサ512,524上にそれぞれサンプリ
ングされる。φ１で、スイッチ509,521,545は閉とな
り、入力コンデンサから電荷をクリアする。スイッチ50
6,518,527が閉のとき、入力サンプルはクロック位相φ
２中に積分コンデンサ530上に積分される。帰還コンデ
ンサ536,530によって負帰還が施される。スイッチ539が
閉のとき、出力はクロック位相φ２で帰還コンデンサ53
6上にサンプリングされる。スイッチ533,545は、次の出
力サンプルについて帰還コンデンサ536をクリアする。
この積分器の極周波数は、積分コンデンサ530に対する
帰還コンデンサ536の比率によって決定される。各入力
信号のDC利得は、帰還コンデンサ536に対する各入力コ
ンデンサ512または524の比率によって決定される。
スイッチ545は、オペ・アンプ542の入力関連オフセッ
ト電圧（input referred offset voltage）の相殺を可
能にするオート・ゼロ・スイッチ（auto−zero switc
h）である。φ１中にアンプ542の出力548をその入力に
短絡させることにより、オフセット電圧は入力コンデン
サ512,524および帰還コンデンサ536上にサンプリングさ
れる。φ２中に、蓄積されたオフセット電圧はオペ・ア
ンプ542から減ぜられ、そのためそのオフセットは相殺
される。
ト電圧（input referred offset voltage）の相殺を可
能にするオート・ゼロ・スイッチ（auto−zero switc
h）である。φ１中にアンプ542の出力548をその入力に
短絡させることにより、オフセット電圧は入力コンデン
サ512,524および帰還コンデンサ536上にサンプリングさ
れる。φ２中に、蓄積されたオフセット電圧はオペ・ア
ンプ542から減ぜられ、そのためそのオフセットは相殺
される。
第５図に示す第２積分器は、第１積分器と類似する。
ただし、第２積分器の入力には加算入力がない。入力信
号551は、スイッチ554を介して入力コンデンサ560上に
サンプリングされる。このコンデンサは、スイッチ557,
581によってクリアされる。入力信号は、スイッチ563を
介して積分コンデンサ566上に積分される。出力信号584
は、スイッチ575および積分コンデンサ566を介して帰還
コンデンサ569によって帰還される。帰還コンデンサ569
は、スイッチ572,581によってクリアされる。オート・
ゼロ・スイッチ581は、オペ・アンプ578の入力関連オフ
セットの相殺を可能にする。
ただし、第２積分器の入力には加算入力がない。入力信
号551は、スイッチ554を介して入力コンデンサ560上に
サンプリングされる。このコンデンサは、スイッチ557,
581によってクリアされる。入力信号は、スイッチ563を
介して積分コンデンサ566上に積分される。出力信号584
は、スイッチ575および積分コンデンサ566を介して帰還
コンデンサ569によって帰還される。帰還コンデンサ569
は、スイッチ572,581によってクリアされる。オート・
ゼロ・スイッチ581は、オペ・アンプ578の入力関連オフ
セットの相殺を可能にする。
第５図におけるような損失性（lossy）スイッチド・
コンデンサ積分器のｚ領域伝達関数は、次式によって与
えられる： Ｈ（ｚ）＝−M/（Ｒ＋Ｑ−Ｒ＊z-1） 式１ ただし、 Ｍは、入力容量， Ｒは、積分容量， Ｑは、スイッチング帰還容量である。
コンデンサ積分器のｚ領域伝達関数は、次式によって与
えられる： Ｈ（ｚ）＝−M/（Ｒ＋Ｑ−Ｒ＊z-1） 式１ ただし、 Ｍは、入力容量， Ｒは、積分容量， Ｑは、スイッチング帰還容量である。
入力信号は、以下に示すように、DCオフセットと所望の
信号との組合せである： V503＝503における入力信号＝V503-DC＋V503-SIG V515＝515における入力信号＝V515-DC＋V515-SIG V551＝551における入力信号＝V551-DC＋V551-SIG ただし、 Vn-DCは、入力信号ｎに存在するDCオフセット， Vn-SIGは、入力信号ｎに存在する所望の信号， ｎ＝503,515,548,551,584である。
信号との組合せである： V503＝503における入力信号＝V503-DC＋V503-SIG V515＝515における入力信号＝V515-DC＋V515-SIG V551＝551における入力信号＝V551-DC＋V551-SIG ただし、 Vn-DCは、入力信号ｎに存在するDCオフセット， Vn-SIGは、入力信号ｎに存在する所望の信号， ｎ＝503,515,548,551,584である。
式１を入力信号に適用することにより、次式が得られ
る： V548-SIG＝（−M512 ＊V503-SIG）／（R530＋Q536− R530 ＊z-1）＋（−M524 ＊V515-SIG）／（R530＋Q536− R530 ＊z-1） V548-DC＝（−M512 ＊V503-DC）/Q536＋（−M524 ＊V515-DC）/Q536 および V584-SIG＝（−M560 ＊V551-SIG）／（R566＋Q569−R566 ＊z-1） V584-DC＝（−M560 ＊V551-DC）/Q569 ただし、比率 −M512/Q536,−M524/Q536および−M560/Q569 は、それぞれの積分器を介する入力信号経路のDC利得で
ある。高極積分器のDC利得は低極積分器の利得に比べて
大幅に低減されるので、入力信号551による高極積分器
の出力オフセット寄与量も大幅に低減される。このオフ
セットの低減こそが従来技術で用いられる大きな外部DC
阻止コンデンサを省くことを可能にする。
る： V548-SIG＝（−M512 ＊V503-SIG）／（R530＋Q536− R530 ＊z-1）＋（−M524 ＊V515-SIG）／（R530＋Q536− R530 ＊z-1） V548-DC＝（−M512 ＊V503-DC）/Q536＋（−M524 ＊V515-DC）/Q536 および V584-SIG＝（−M560 ＊V551-SIG）／（R566＋Q569−R566 ＊z-1） V584-DC＝（−M560 ＊V551-DC）/Q569 ただし、比率 −M512/Q536,−M524/Q536および−M560/Q569 は、それぞれの積分器を介する入力信号経路のDC利得で
ある。高極積分器のDC利得は低極積分器の利得に比べて
大幅に低減されるので、入力信号551による高極積分器
の出力オフセット寄与量も大幅に低減される。このオフ
セットの低減こそが従来技術で用いられる大きな外部DC
阻止コンデンサを省くことを可能にする。
第５図および第６図は、単一集積回路チップ上で実施
できる。積分器に伴うコンデンサの寸法は、多くの変数
に依存する。一例として、32kHzの周波数を有するφ,1H
zの極を有する第１積分器,15Hzの極を有する第２積分
器,15のDC利得を有する第１積分器,1のDC利得を有する
第２積分器について、コンデンサの寸法は以下のように
算出される。0.01ピコファラド（pf）ほど小さいコンデ
ンサの作製は当技術分野で周知である。積分器極周波数
よりもはるかに大きいサンプリング周波数について、ス
コッチド・コンデンサの等価抵抗は、次式によって概算
的に与えられる： Req＝1/（Fs ＊Ｃ） ただし、 Reqは、等価抵抗， Fsは、φのクロック周波数， Ｃは、スコッチド・コンデンサの容量である。
できる。積分器に伴うコンデンサの寸法は、多くの変数
に依存する。一例として、32kHzの周波数を有するφ,1H
zの極を有する第１積分器,15Hzの極を有する第２積分
器,15のDC利得を有する第１積分器,1のDC利得を有する
第２積分器について、コンデンサの寸法は以下のように
算出される。0.01ピコファラド（pf）ほど小さいコンデ
ンサの作製は当技術分野で周知である。積分器極周波数
よりもはるかに大きいサンプリング周波数について、ス
コッチド・コンデンサの等価抵抗は、次式によって概算
的に与えられる： Req＝1/（Fs ＊Ｃ） ただし、 Reqは、等価抵抗， Fsは、φのクロック周波数， Ｃは、スコッチド・コンデンサの容量である。
1Hz極について、積分コンデンサと帰還コンデンサとの
間の比率は、次式を解くことによって求めることができ
る： 1Hz＝1/（２＊π＊Req ＊R1） ただし、 Req＝1/（Fs ＊Q1） R1は、第１積分器の積分コンデンサの容量 Q1は、第１積分器のスイッチング帰還コンデンサの容
量である。
間の比率は、次式を解くことによって求めることができ
る： 1Hz＝1/（２＊π＊Req ＊R1） ただし、 Req＝1/（Fs ＊Q1） R1は、第１積分器の積分コンデンサの容量 Q1は、第１積分器のスイッチング帰還コンデンサの容
量である。
これにより：
R1/Q1＝Fs/2＊π
が得られる。積分器のDC利得は、スイッチング帰還コン
デンサＱに対する入力コンデンサＭの比率によって決定
される。
デンサＱに対する入力コンデンサＭの比率によって決定
される。
DC利得＝M/Q
第１積分器について、Q1＝0.01pfに設定し、上記の方法
を適用することにより、R1＝50.93pfおよびM1＝0.15pf
となり、ここでM1は第１積分器の入力コンデンサであ
る。
を適用することにより、R1＝50.93pfおよびM1＝0.15pf
となり、ここでM1は第１積分器の入力コンデンサであ
る。
同様に、Q2を帰還容量,R2を積分容量,M2を入力容量と
して、第２積分器について、Q2＝0.01pfと設定し、上記
の方法を適用することにより、R2＝3.4pfおよびM2＝0.0
1pfとなる。このように、両方の積分器段の全加算容量
は、約55pfとなる。
して、第２積分器について、Q2＝0.01pfと設定し、上記
の方法を適用することにより、R2＝3.4pfおよびM2＝0.0
1pfとなる。このように、両方の積分器段の全加算容量
は、約55pfとなる。
ある用途では、相対的な入力信号レベルが積分によっ
て維持されるように、各積分器の利得が互いに密に追跡
することが重要である。整合スイッチド・コンデンサを
有する同一集積回路上で複数の積分器を構成することに
より、必要な整合精度は容易に達成される。
て維持されるように、各積分器の利得が互いに密に追跡
することが重要である。整合スイッチド・コンデンサを
有する同一集積回路上で複数の積分器を構成することに
より、必要な整合精度は容易に達成される。
第６図は、加算器回路のスイッチド・コンデンサ構成
を示す。この加算器は、２入力全通過段（two input al
l pass stage）である。積分器548,584の出力は、連続
時間コンデンサ（continuous time capacitor）594,611
に直接入力され、またスイッチド・コンデンサ596,614
上にそれぞれサンプリングされる。入力スイッチ587,60
5は、積分器の出力をスイッチド入力コンデンサ上にサ
ンプリングし、一方、スイッチ602,620は、電荷をオペ
・アンプ635の加算ノードに伝達できる。スイッチ590,5
99,608,617は、スイッチド入力コンデンサから入力サン
プルを放電できる。出力信号638は、コンデンサ632上に
蓄積され、この出力信号は、帰還コンデンサ623,632お
よびスイッチ626,629を用いて帰還される。加算器のｚ
領域伝達関数は、次式によって与えられる： Ｈ（ｚ）＝｛−（Ｍ＋Ｐ）＋（Ｐ＊z-1）｝／（Ｒ＋Ｑ−Ｒ＊z-1） ただし、 Ｍは、スイッチング入力容量， Ｐは、連続入力容量， Ｒは、積分容量， Ｑは、スイッチング帰還容量である。
を示す。この加算器は、２入力全通過段（two input al
l pass stage）である。積分器548,584の出力は、連続
時間コンデンサ（continuous time capacitor）594,611
に直接入力され、またスイッチド・コンデンサ596,614
上にそれぞれサンプリングされる。入力スイッチ587,60
5は、積分器の出力をスイッチド入力コンデンサ上にサ
ンプリングし、一方、スイッチ602,620は、電荷をオペ
・アンプ635の加算ノードに伝達できる。スイッチ590,5
99,608,617は、スイッチド入力コンデンサから入力サン
プルを放電できる。出力信号638は、コンデンサ632上に
蓄積され、この出力信号は、帰還コンデンサ623,632お
よびスイッチ626,629を用いて帰還される。加算器のｚ
領域伝達関数は、次式によって与えられる： Ｈ（ｚ）＝｛−（Ｍ＋Ｐ）＋（Ｐ＊z-1）｝／（Ｒ＋Ｑ−Ｒ＊z-1） ただし、 Ｍは、スイッチング入力容量， Ｐは、連続入力容量， Ｒは、積分容量， Ｑは、スイッチング帰還容量である。
上式を見ると、
P/R＝M/Q
のとき、極およびゼロは厳密に相殺し、平坦な周波数応
答が得られ、その利得は： 利得＝P/R＝M/Q となる。
答が得られ、その利得は： 利得＝P/R＝M/Q となる。
本発明の別の可能な実施例として、図７に示す無線送
信機がある。50Hzから100Hzの範囲の周波数成分を有す
る低周波数データ信号705と、10Hzから10kHzの範囲の周
波数成分を有する別の入力信号710とは、1Hzの極周波数
で加算器／積分器725に入力される。300Hzから3kHzの範
囲の周波数成分を有する音声信号715と、600Hzから1600
Hzの範囲の周波数成分を有するDTMF信号720とは、15Hz
の極周波数で加算器／積分器730に入力される。1Hz極お
よび15Hz極の積分器の出力は、加算器735において加算
される。加算器735の加算出力は、位相変調器745に入力
される。位相変調器745は、加算器735の加算出力信号に
基づいて、基準信号740を変調する。次に、この変調信
号は、位相検出回路750と、低域通過フィルタ755と、電
圧制御発振器760と、分周器765とによって構成される周
波数シンセサイザに与えられる。また、入力信号の両方
のグループは、加算器755において互いに加算され、電
圧制御発振器に与えられ、その出力の直接周波数変調を
行う。周波数シンセサイザの出力は、アンテナなどの送
信素子770上で送信される。
信機がある。50Hzから100Hzの範囲の周波数成分を有す
る低周波数データ信号705と、10Hzから10kHzの範囲の周
波数成分を有する別の入力信号710とは、1Hzの極周波数
で加算器／積分器725に入力される。300Hzから3kHzの範
囲の周波数成分を有する音声信号715と、600Hzから1600
Hzの範囲の周波数成分を有するDTMF信号720とは、15Hz
の極周波数で加算器／積分器730に入力される。1Hz極お
よび15Hz極の積分器の出力は、加算器735において加算
される。加算器735の加算出力は、位相変調器745に入力
される。位相変調器745は、加算器735の加算出力信号に
基づいて、基準信号740を変調する。次に、この変調信
号は、位相検出回路750と、低域通過フィルタ755と、電
圧制御発振器760と、分周器765とによって構成される周
波数シンセサイザに与えられる。また、入力信号の両方
のグループは、加算器755において互いに加算され、電
圧制御発振器に与えられ、その出力の直接周波数変調を
行う。周波数シンセサイザの出力は、アンテナなどの送
信素子770上で送信される。
本発明について上記の説明および図面で図説してきた
が、この説明は一例にすぎず、発明の真の精神および範
囲から逸脱せずに、多くの変更および修正が当業者に可
能なことが理解される。入力信号の異なるグループは、
加算積分器および単一入力積分器の異なる構成によって
処理できる。また、本発明は、アナログ信号処理回路の
代わりに、デジタル信号プロセッサにおいて全体的にま
たは部分的に実施できる。
が、この説明は一例にすぎず、発明の真の精神および範
囲から逸脱せずに、多くの変更および修正が当業者に可
能なことが理解される。入力信号の異なるグループは、
加算積分器および単一入力積分器の異なる構成によって
処理できる。また、本発明は、アナログ信号処理回路の
代わりに、デジタル信号プロセッサにおいて全体的にま
たは部分的に実施できる。
フロントページの続き
(72)発明者 カリコッテ，マーク・ジョセフ
アメリカ合衆国イリノイ州オーク・パー
ク、ナンバー・エイ２、ワシントン・ブ
ルバード832
(72)発明者 ハダッド，ケネス・ロバート
アメリカ合衆国イリノイ州、アーリント
ン・ハイツ、ウェスト・ジョージ・スト
リート912
(56)参考文献 米国特許3949324（ＵＳ，Ａ)
Claims (8)
- 【請求項１】複数の入力信号を積分し、周波数変調され
た信号を提供する装置であって： 少なくとも１つの入力信号を含む第１入力信号を積分し
て第１積分信号を提供する第１極周波数を有する第１積
分器であって、該第１積分器は第１切替コンデンサ積分
器より成る第１積分器； 少なくとも別の入力信号を含む第２入力信号を積分して
第２積分信号を提供する前記第１極周波数とは異なる第
２極周波数を有する第２積分器であって、該第２積分器
は第２切替コンデンサ積分器より成る第２積分器； 前記第１および第２積分信号を受信して合成積分信号を
与えるため、前記第１積分器および前記第２積分器に動
作可能に結合された加算器；および 前記加算器に動作可能に結合され、前記加算器から前記
合成積分信号を受信し、周波数変調された信号を提供す
る位相変調器； によって構成され、前記第１および第２入力信号は、異
なる周波数成分を有し、 前記第１および第２積分器は、前記第１および第２入力
信号の周波数成分に関連する極を有することを特徴とす
る装置。 - 【請求項２】前記第１および第２入力信号のうちの少な
くとも一方は前記入力信号のグループを含み、 前記第１および第２積分器のうち少なくとも一方は、前
記入力信号のグループを加算して前記第１または第２入
力信号を与える加算手段を含むことを特徴とする請求項
１記載の装置。 - 【請求項３】前記第１積分器、前記第２積分器および前
記加算器は、少なくとも１つの集積回路基板上に設けら
れることを特徴とする請求項１記載の装置。 - 【請求項４】前記第１入力信号は低周波数データ信号か
ら成り、前記第２入力信号は音声信号から成ることを特
徴とする請求項１記載の装置。 - 【請求項５】前記装置はさらに、無線送信機の周波数変
調を行うことを特徴とする請求項１記載の装置。 - 【請求項６】低周波数データ信号および音声信号を含む
複数の入力信号を加算および積分し、周波数変調された
信号を提供する方法であって： （ａ）前記複数の入力信号のうちの少なくとも前記低周
波数データ信号を積分し、第１積分信号を与える段階； （ｂ）前記複数の入力信号のうちの少なくとも前記音声
信号を、前記の段階（ａ）で使用したものとは異なる時
定数を使用して、積分し、第２積分信号を与える段階； （ｃ）前記段階（ａ）および（ｂ）において与えられる
前記第１および第２積分信号を加算して、合成積分信号
を与える手段；および （ｄ）前記段階（ｃ）からの前記合成積分信号を位相変
調し、周波数変調された信号を提供する段階； より成ることを特徴とする方法。 - 【請求項７】前記段階（ａ）または（ｂ）のうち少なく
とも一方は、前記複数の入力信号の第１グループを加算
する段階より成ることを特徴とする請求項６記載の方
法。 - 【請求項８】前記段階（ｂ）における積分は、前記段階
（ａ）における積分でのものとは異なる極周波数を利用
し、前記段階（ａ）における積分で使用したものとは異
なる時定数を使用して実行されることを特徴とする請求
項６記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/149,486 | 1993-11-09 | ||
| US08/149,486 US5634202A (en) | 1993-11-09 | 1993-11-09 | Method and apparatus for integrating a plurality of analog input signals prior to transmitting a communications signal |
| PCT/US1994/011766 WO1995013664A1 (en) | 1993-11-09 | 1994-10-17 | Method and apparatus for integrating a plurality of input signals |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08505994A JPH08505994A (ja) | 1996-06-25 |
| JP3483565B2 true JP3483565B2 (ja) | 2004-01-06 |
Family
ID=22530503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51383395A Expired - Lifetime JP3483565B2 (ja) | 1993-11-09 | 1994-10-17 | 複数の入力信号を積分する方法および装置 |
Country Status (14)
| Country | Link |
|---|---|
| US (1) | US5634202A (ja) |
| JP (1) | JP3483565B2 (ja) |
| KR (1) | KR0179411B1 (ja) |
| CN (1) | CN1043596C (ja) |
| AU (1) | AU673639B2 (ja) |
| BR (1) | BR9406063A (ja) |
| CA (1) | CA2151943C (ja) |
| ES (1) | ES2126475B1 (ja) |
| FR (1) | FR2712413B1 (ja) |
| GB (1) | GB2289559B (ja) |
| RU (1) | RU2134929C1 (ja) |
| SE (1) | SE9502480L (ja) |
| WO (1) | WO1995013664A1 (ja) |
| ZA (1) | ZA948522B (ja) |
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|---|---|---|---|---|
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| US20070107639A1 (en) * | 2005-11-04 | 2007-05-17 | Dixon Douglass W | Pallet having corrugated components and modular method of making same |
| US8704581B2 (en) * | 2007-04-23 | 2014-04-22 | Qualcomm Incorporated | Switched capacitor integration and summing circuits |
| US8358680B2 (en) * | 2008-12-23 | 2013-01-22 | Apple Inc. | Reducing power levels associated with two or more signals using peak reduction distortion that is derived from a combined signal |
| AU2013217239A1 (en) * | 2012-02-09 | 2014-08-14 | Humavox Ltd. | Energy harvesting system |
| US8779957B2 (en) | 2012-08-02 | 2014-07-15 | Qualcomm Incorporated | Low distortion feed-forward delta-sigma modulator |
| RU2626662C1 (ru) * | 2016-06-21 | 2017-07-31 | Федеральное государственное казенное военное образовательное учреждение высшего образования "Военный учебно-научный центр Военно-воздушных сил "Военно-воздушная академия имени профессора Н.Е. Жуковского и Ю.А. Гагарина" (г. Воронеж) Министерства обороны Российской Федерации | Способ обработки сигналов в тракте высокой частоты радиоприемных устройств |
| CN106973027B (zh) * | 2017-03-30 | 2020-06-16 | 大唐联诚信息***技术有限公司 | 一种同步信号的生成方法、解析方法和装置 |
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|---|---|---|---|---|
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| US3949324A (en) * | 1974-11-11 | 1976-04-06 | Texas Instruments Incorporated | Surface wave device angle modulator |
| US4260951A (en) * | 1979-01-29 | 1981-04-07 | Hughes Aircraft Company | Measurement system having pole zero cancellation |
| JPS59122268A (ja) * | 1982-12-28 | 1984-07-14 | Tamura Electric Works Ltd | 留守番電話装置におけるコマンド検出回路 |
| US4554508A (en) * | 1983-12-07 | 1985-11-19 | American Microsystems, Incorporated | Carrier detection circuit |
| US4823360A (en) * | 1988-02-12 | 1989-04-18 | Northern Telecom Limited | Binary data regenerator with adaptive threshold level |
| US4940988A (en) * | 1988-11-02 | 1990-07-10 | Westinghouse Electric Corp. | Two parameter clutter map |
| EP0428765B1 (de) * | 1989-11-18 | 1996-10-23 | Deutsche ITT Industries GmbH | Verfahren und Vorrichtung zur Frequenzmodulation |
| US5201071A (en) * | 1990-09-26 | 1993-04-06 | Rockwell International Corporation | Method and apparatus for reducing the peak envelope voltage of an RF transmitter while maintaining signal average power |
| US5150082A (en) * | 1992-02-21 | 1992-09-22 | Hewlett-Packard Company | Center frequency calibration for DC coupled frequency modulation in a phase-locked loop |
-
1993
- 1993-11-09 US US08/149,486 patent/US5634202A/en not_active Expired - Lifetime
-
1994
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- 1994-10-17 CN CN94190893A patent/CN1043596C/zh not_active Expired - Fee Related
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- 1994-10-17 KR KR1019950702838A patent/KR0179411B1/ko not_active IP Right Cessation
- 1994-10-17 WO PCT/US1994/011766 patent/WO1995013664A1/en not_active IP Right Cessation
- 1994-10-17 BR BR9406063A patent/BR9406063A/pt not_active IP Right Cessation
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- 1994-10-17 JP JP51383395A patent/JP3483565B2/ja not_active Expired - Lifetime
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- 1994-11-07 FR FR9413279A patent/FR2712413B1/fr not_active Expired - Fee Related
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