JP3791767B2 - フライングキャパシタ式電圧検出回路 - Google Patents

フライングキャパシタ式電圧検出回路 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、フライングキャパシタ式電圧検出回路に関する。
【０００２】
【従来の技術】
従来のフライングキャパシタ式電圧検出回路の典型例を図１２に示す。
【０００３】
１は電圧源、２、３は入力側サンプリングスイッチ、４はフライングキャパシタ、５、６は出力側サンプリングスイッチ、７、８は電位設定抵抗素子、９は高入力抵抗の差動増幅回路、１０はＡ／Ｄコンバータである。差動増幅回路９の第一入力端は電位設定抵素子７を通じて接地され、差動増幅回路９の第二入力端は電位設定抵素子８を通じて接地されている。Ｃsは差動増幅回路９の両入力端に接続される信号線Ｌ１、Ｌ２の寄生容量である。
【０００４】
電圧源１の電圧検出は次のように行われる。まず、入力側サンプリングスイッチ２、３をオンして電圧源１の電圧ΔＶをフライングキャパシタ４にサンプルホールドする。次に、入力側サンプリングスイッチ２、３をオフした後で出力側サンプリングスイッチ５、６オンしてフライングキャパシタ４の蓄電電圧を差動増幅回路９の一対の入力端子間に印加するとともに、信号線Ｌ１、Ｌ２の対地電位差を電位設定抵素子７、８を通じて設定する。
【０００５】
なお、フライングキャパシタ４の蓄電電圧をΔＶとすると、電位設定用抵抗素子７，８の抵抗値が等しい場合、電位設定抵素子７には接地電位より１／２・ΔＶだけ高い電圧が生じ、電位設定抵素子８には接地電位より１／２・ΔＶだけ低い電圧が生じ、差動増幅回路９の入力電圧範囲を接地電位を中心として正負所定範囲内に設定することができる。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記した従来のフライングキャパシタ式電圧検出回路では、差動増幅回路９の入力抵抗（差動増幅回路９の一対の入力端子と基準電位源との間の等価合成抵抗、電位設定用抵抗素子７、８もその一部であるが、電位設定用抵抗素子７、８により入力抵抗を代表することもある）を大きくすると信号ラインＬ１、Ｌ２が略浮遊化する結果、スイッチング素子の寄生容量を通じて信号ラインＬ１、Ｌ２に影響するコモンモードノイズ電圧Ｖｃが信号ラインＬ１、Ｌ２の寄生容量のばらつきによりキャンセルされることなく差動増幅回路９に入力されるという問題があった。
【０００７】
すなわち、電位設定用抵抗素子７、８などの入力抵抗の高抵抗化は、特にサンプリングスイッチ２、３、５、６を高速断続させる場合において差動増幅回路９の両入力端子の対地電位を速やかに安定させることができないために好ましくない。
【０００８】
逆に、電位設定用抵抗素子７、８などの入力抵抗を低抵抗化すると、フライングキャパシタ４に充電された電荷が入力抵抗により短絡されたような状態となるため、フライングキャパシタ４の蓄電電荷が出力側サンプリングスイッチ５、６をオンしてすぐに電位設定用抵抗素子７、８を通じて放電してしまい、差動増幅回路９の入力電圧が時間の経過とともに速やかに低下してしまうという問題を生じる。
【０００９】
この問題は、たとえば差動増幅回路９の出力電圧を更にＡ／Ｄコンバータ１０で所定タイミングでサンプルホールドしてデジタル信号に変換する場合において、Ａ／Ｄコンバータ１０のサンプリングタイミングのばらつきにより信号電圧が変化してしまうため特に重要である。
【００１０】
本発明は上記問題点に鑑みなされたものであり、フライングキャパシタを用いて電圧検出を行うフライングキャパシタ式電圧検出回路のＳＮ比を改善することをその目的としている。
【００１１】
【課題を解決するための手段】
請求項１記載のフライングキャパシタ式電圧検出回路は、
フライングキャパシタと、被計測電圧源の両端を前記フライングキャパシタの両端に個別に接続する一対の入力側サンプリングスイッチと、差動増幅回路と、前記差動増幅回路の一対の入力端子を前記フライングキャパシタの両端に個別に接続する一対の出力側サンプリングスイッチとを備えるフライングキャパシタ式電圧検出回路において、
略等しい静電容量を有して前記両出力側サンプリングスイッチの差動増幅回路側の端子を所定の基準電位源に個別に接続する一対のコンデンサを有するコモンノイズ低減回路を備えることを特徴としている。
【００１２】
本構成によれば、信号線Ｌ１、Ｌ２の浮遊容量ばらつきによるコモンモ−ドノイズ電圧すなわち信号ラインＬ１、Ｌ２の電位変動の差をノイズ低減回路（コンデンサ）により低減できるので、差動増幅器の入力抵抗を大きく設定することができる。また、前述した両信号ライン（差動増幅回路の両入力端子）は前記コンデンサを通じて基準電位に接続されるので、両信号ラインの基準電位からの電位変動（電位フローティング）を抑止し、信号電圧の印加による差動増幅回路の入力電圧範囲を基準電位を中心として正負の所定範囲内に安定に維持することができる。さらに出力側サンプリングスイッチのＯＮ期間に差動増幅器の出力電圧をＡＤ変換する場合、被計測側から入ってくる交流ノイズは入力側サンプリングスイッチのオフ容量とコンデンサ・差動増幅回路の入力抵抗の合成インピーダンスとの分圧作用により減衰するので、フライングキャパシタの両端に重畳する低周波側交流ノイズを低減することができる。
【００１３】
請求項２記載の構成は請求項１記載のフライングキャパシタ式電圧検出回路において更に、前記差動増幅回路は、前記差動増幅回路の入力抵抗及び前記コモンモ−ドノイズ低減回路のインピーダンスにより定まる合成インピーダンスと、前記入力側サンプリングスイッチのオフ容量とにより定まる時定数よりも長く設定された時定数をもつ低域通過フィルタ特性を有することを特徴としている。
【００１４】
本構成によれば、出力側サンプリングスイッチのＯＮ期間に差動増幅回路の出力電圧をＡＤ変換する場合、被計測側から入力側サンプリングスイッチのオフ容量を通じて入ってくる高周波側交流ノイズを差動増幅回路に付された低域通過フィルタによって除去できるので、高周波側で高いＳＮ比を得ることができる。
【００１５】
また、差動増幅回路のカットオフ周波数を入力側サンプリングスイッチのオフ容量とコンデンサ・差動増幅回路の入力抵抗の合成インピーダンスから定まるカットオフ周波数より低く設定することにより、低周波ノイズ・高周波ノイズを問わず被計測側から侵入してくるさまざまな周波数成分の交流ノイズを除去できるので、例えば電気自動車の電池電圧計測等、インバータスイッチングに伴うさまざまなノイズ成分が重畳される環境下においても全ての周波数帯域で高いＳＮ比を得ることができる。
【００１６】
請求項３記載の構成は請求項２記載のフライングキャパシタ式電圧検出回路において更に、前記差動増幅回路の出力電圧をサンプリングする信号処理回路部を有し、前記信号処理回路部は、前記出力側サンプリングスイッチのオン後、少なくとも前記差動増幅回路の前記時定数に相当する時間以上経過後に前記差動増幅回路の出力電圧をサンプリングすることを特徴としている。
【００１７】
本構成によれば出力側サンプリングスイッチをオン後、少なくとも低域通過型のフィルタ時定数経過後にＡＤ変換することによって、フライングキャパシタの両端電圧を正確に検出することができる。
【００１８】
請求項４記載の構成は請求項１記載のフライングキャパシタ式電圧検出回路において更に、前記フライングキャパシタの両端を前記一対の入力側サンプリングスイッチに個別に接続する一対の中間サンプリングスイッチと、略等しい静電容量を有して前記入力側サンプリングスイッチと前記中間サンプリングスイッチとの接続点を所定の基準電位源に個別接続する一対のコンデンサとを含む第２のコモンモ−ドノイズ低減回路を有することを特徴としている。
【００１９】
本構成では、フライングキャパシタの両端と入力側サンプリングスイッチの中間に一対の中間サンプリングスイッチを備え、入力側サンプリングスイッチと中間サンプリングスイッチとの間に略等しい容量を有して基準電位源とを個別接続する一対のコンデンサを備えることにより、フライングキャパシタの両端に重畳する低周波側交流ノイズを請求項１記載の構成よりさらに低減することができる。すなわち、出力側サンプリングスイッチのＯＮ期間に差動増幅回路の出力電圧をＡＤ変換する場合、入力側サンプリングスイッチと中間サンプリングスイッチはオフしているので、被計測側から入ってくる交流ノイズは入力側サンプリングスイッチのオフ容量とコンデンサ・オフ状態における中間サンプリングスイッチのインピーダンスの合成インピーダンスとの分圧作用により減衰するので、フライングキャパシタの両端に重畳する低周波側交流ノイズを請求項１記載の構成よりさらに低減することができる。
【００２０】
請求項５記載の構成は請求項１乃至４のいずれか記載のフライングキャパシタ式電圧検出回路において更に、前記一対のコンデンサの前記基準電位源側の端部は、電流制限抵抗を通じて前記基準電位源に接続されていることを特徴としている。
【００２１】
本構成によれば、一対のコンデンサの反出力側サンプリングスイッチの端部（出力側サンプリングスイッチ側の端部と反対側の端部すなわち基準電源側の端部を言う）と基準電位源との間に電流制限抵抗を接続することにより、フライングキャパシタの電荷をコモンノイズ低減回路内のコンデンサに分配するときの電流ピーク値を抑止することができるので、この時（出力側サンプリングスイッチのオン直後）における大きな電流変化を抑止し、配線インダクタンスに作用して生じる誘導サージ電圧を防止することができる。
【００２２】
請求項６記載の構成によれば請求項１乃至５のいずれか記載のフライングキャパシタ式電圧検出回路において更に、前記出力側サンプリングスイッチのオンにより前記フライングキャパシタから前記コンデンサへの電荷転送により生じる信号電圧の減衰を補正する補正手段を有することを特徴としている。
【００２３】
本構成によれば、増設した第１のコモンモ−ドノイズの低減用のコンデンサへの充電による信号電圧の減衰をフライングキャパシタとコモンモ−ドノイズ低減用のコンデンサの容量比で補正するので、当該コンデンサへの充電による信号電圧の誤差を低減することができる。
【００２４】
請求項７記載のフライングキャパシタ式電圧検出回路は、フライングキャパシタと、被計測電圧源の両端を前記フライングキャパシタの両端に個別に接続する一対の入力側サンプリングスイッチと、低域通過型フィルタ特性を有する差動増幅回路と、前記差動増幅回路の一対の入力端子を前記フライングキャパシタの両端に個別に接続する一対の出力側サンプリングスイッチと、略等しい静電容量を有して前記両出力側サンプリングスイッチの差動増幅回路側の端子を所定の基準電位源に個別に接続する一対のコンデンサを有するコモンノイズ低減回路と、前記出力側サンプリングスイッチのオン後、少なくとも前記差動増幅回路の前記時定数に相当する時間以上経過後に前記差動増幅回路の出力電圧をサンプリングする信号処理回路部とを備え、
前記差動増幅回路の時定数は、前記差動増幅回路の入力抵抗及び前記コモンモ−ドノイズ低減回路のインピーダンスにより定まる合成インピーダンスと、前記入力側サンプリングスイッチのオフ容量とにより定まる時定数よりも長く設定されることを特徴としている。
【００２５】
本構成によれば、上記した請求項１〜３の効果を同時に奏することができる。
【００２６】
請求項８記載の構成は請求項７記載のフライングキャパシタ式電圧検出回路において更に、前記フライングキャパシタの両端を前記一対の入力側サンプリングスイッチに個別に接続する一対の中間サンプリングスイッチと、略等しい静電容量を有して前記入力側サンプリングスイッチと前記中間サンプリングスイッチとの接続点を所定の基準電位源に個別接続する一対のコンデンサとを含む第２のコモンモ−ドノイズ低減回路を有することを特徴としている。
【００２７】
本構成によれば、請求項８記載の効果とともに請求項４と同一の効果を奏することができる。
【００２８】
請求項９記載のフライングキャパシタ式電圧検出回路は、フライングキャパシタと、被計測電圧源の両端を前記フライングキャパシタの両端に個別に接続する一対の入力側サンプリングスイッチと、差動増幅回路と、前記差動増幅回路の一対の入力端子を前記フライングキャパシタの両端に個別に接続する一対の出力側サンプリングスイッチとを備えるフライングキャパシタ式電圧検出回路において、
略等しい静電容量を有して前記両出力側サンプリングスイッチの差動増幅回路側の端子を所定の基準電位源に個別に接続する一対のコンデンサと、前記一対のコンデンサと個別に並列接続されて前記両コンデンサを放電する一対のリセットスイッチとを備えることを特徴としている。
【００２９】
すなわち、本構成によれば、フライングキャパシタの両端の寄生容量に蓄電された電荷量の次段コンデンサへの分配により、信号ラインの基準電位よりのシフトを低減することができる。
【００３０】
また、上記説明した電位設定用抵抗素子を用いないので、それによる蓄電電圧（信号電圧）の時間的な減衰を防止することができ、ＳＮ比を改善でき、更に、その後のＡ／Ｄコンバータによるサンプリングタイミングがばらついてもサンプリング電圧値の変動を防止することができる。
【００３１】
更に、リセットスイッチをオンすれば、次段コンデンサの蓄電電荷を短時間で消去することができるので、高速サンプリング時においても、次段コンデンサに電荷が残留して、次回サンプリングした電荷と混じることがない。
【００３２】
なお、信号ラインに入力抵抗を設け、電位設定用抵抗素子の代わりにこのリセットスイッチを設置すれば同様の効果を奏することができる。
【００３３】
【発明の実施の形態】
以下、本発明のフライングキャパシタ式電圧検出回路の好適な態様を以下の実施例により詳細に説明する。
【００３４】
【実施例１】
（回路構成）
本発明を適用する組電池の電圧検出装置を図１に示す回路図を参照して説明する。
【００３５】
１は電圧源、２、３は入力側サンプリングスイッチ、４はフライングキャパシタ、５、６は出力側サンプリングスイッチ、７、８は抵抗素子、９は高入力抵抗の差動増幅回路、１０はＡ／Ｄコンバータ、１１、１２は次段コンデンサ（本発明で言うコンデンサ）、１３、１４は入力抵抗素子である。差動増幅回路９はオペアンプＯＰ１、ＯＰ２、ＯＰ３を有し、ＯＰ１、ＯＰ２はボルテージホロワ回路を、ＯＰ３は電圧増幅回路を構成している。
【００３６】
１５、１６は一対のオペアンプＯＰ１、ＯＰ２の＋入力端と接地とを接続するコンデンサ、１５０は電流制限抵抗素子、Ａ、Ｂは出力側サンプリングスイッチ５、６の出力端、Ｃ、Ｄは一対のオペアンプＯＰ１、ＯＰ２の＋入力端子である。Ｃｓはそれぞれ浮遊容量であるがそれぞれ異なる静電容量をもつ。Ｃｏｆｆはサンプリングスイッチ２、３、５、６の両端を不可避的に結合する寄生容量であって、その大きさはスイッチの構造により異なる。入力側サンプリングスイッチ２、３は、被計測電圧源１の両端とフライングキャパシタ４の両端とを個別接続している。出力側サンプリングスイッチ５、６は、フライングキャパシタ４の両端と信号ラインＬ１、Ｌ２の両端とを個別接続している。信号ラインＬ１、Ｌ２は途中に入力抵抗素子１３、１４を個別に有している。出力側サンプリングスイッチ５、６の出力端Ａ、Ｂは次段コンデンサ１１、１２の一端に個別接続され、次段コンデンサ１１、１２の他端は、電流制限抵抗１５０を通じて接地されている。一対のオペアンプＯＰ１、ＯＰ２９の両＋入力端子Ｃ、Ｄは抵抗素子７、８の一端に個別接続され、抵抗素子７、８の他端は接地されている。
【００３７】
入力抵抗素子１３、１４は等しい抵抗値をもち、抵抗素子７、８は等しい抵抗値をもち、コンデンサ１５、１６は等しい容量値をもち、次段コンデンサ１１、１２は浮遊容量Ｃｓよりも大きく、フライングキャパシタ４よりも小さい等しい静電容量をもつ。
【００３８】
（動作）
この実施例のフライングキャパシタ式電圧検出回路の動作を図１を参照して以下に説明する。
【００３９】
まず、出力側サンプリングスイッチ５、６をオフした後、入力側サンプリングスイッチ２、３をオンして電圧源１の電圧ΔＶをフライングキャパシタ４にサンプルホールドする。
【００４０】
次に、入力側サンプリングスイッチ２、３をオフした後、出力側サンプリングスイッチ５、６をオンしてフライングキャパシタ４の蓄電電圧を一対のオペアンプＯＰ１、ＯＰ２の＋入力端子Ｃ、Ｄ間に印加する。これにより、フライングキャパシタ４の電荷は次段コンデンサ１１、１２に分配される。
【００４１】
さらに、出力側サンプリングスイッチ５、６がオンしている期間内に、ＡＤコンバータ１０を駆動して差動増幅回路９の出力電圧をサンプリングし、アナログーデジタル変換する。アナログーデジタル変換終了後、出力側サンプリングスイッチ５、６をオフする。
【００４２】
このように、入力側サンプリングスイッチ２、３及び出力側サンプリングスイッチ５、６のオンオフを繰り返すことにより、電圧源１の電圧ΔＶを絶縁的に計測することができる。
【００４３】
なお、次段コンデンサ１１、１２に充電された電荷は、出力側サンプリングスイッチ５、６がオフしている期間内に差動増幅回路９の入力抵抗素子群７、８、１３、１４を通じてほぼ完全に放電する。
【００４４】
（ノイズ電圧の低減についての説明）
上記回路におけるノイズ電圧の低減について以下に説明する。
【００４５】
この実施例では、電圧源１は接地電位に対して浮遊状態とされており、コモンノイズ電圧Ｅｎが電圧源１の一端に重畳される。このコモンノイズ電圧Ｅｎは、寄生容量Ｃｏｆｆを通じて信号ラインＬ１、Ｌ２に侵入する。それぞれペアをなす各回路素子の回路定数が完全に等しければ、このコモンノイズ電圧Ｅｎは差動増幅回路９の出力からはほとんどキャンセルされるのは明白である。しかし、各回路素子の回路定数のばらつきにより、コモンノイズ電圧Ｅｎに一部がキャンセルされずに差動増幅回路９の出力電圧に混入してしまう。
【００４６】
そこで、出力側サンプリングスイッチ５、６の差動増幅回路側の端子と基準電位との間に次段コンデンサ１１、１２をそれぞれ設置する。このように、次段コンデンサ１１，１２を抵抗素子７、８と並列接続すれば、抵抗素子７、８が規制容量Ｃoffとともに構成したハイパスフィルタの遮断周波数を高くすることができる効果が生じるので、入力端子Ｃ、Ｄに侵入するコモンモードノイズ電圧Ｅｎの低域成分を低減することができる。
【００４７】
また、この実施例では、抵抗７，８が寄生容量Ｃｏｆｆとともにハイパスフィルタを構成するので、コモンノイズ電圧Ｅｎの低域成分を低減することができる。また、この実施例では、コンデンサ１５、１８が入力抵抗１３、１４とともにローパスフィルタを構成するので、コモンノイズ電圧Ｅｎの高域成分を低減する。回路定数の適切な選択により、上記ハイパスフィルタの遮断周波数及び上記ローパスフィルタのそれをほぼ等しい値に設定することにより、ほとんどすべての周波数帯域にわたってコモンノイズ電圧Ｅｎの一対のオペアンプＯＰ１、ＯＰ２の＋入力端子Ｃ、Ｄへの侵入を排除することができる。
【００４８】
更に、この実施例では、寄生容量Ｃｏｆｆとコンデンサ１１、１２とはコモンノイズ電圧Ｅｎに対して直列接続体となるので、コモンノイズ電圧Ｅｎは、電流制限抵抗１５０などの抵抗素子を無視すれば、これら寄生容量Ｃｏｆｆとコンデンサ１１、１２の直列接続体に印加されることになる。したがって、コモンノイズ電圧Ｅｎは寄生容量Ｃｏｆｆとコンデンサ１１、１２との容量比の逆数で分割されてコンデンサ１１、１２に印加される。たとえば、コンデンサ１１、１２の容量を寄生容量Ｃｏｆｆの約１００倍とすれば、コモンノイズ電圧Ｅｎの約１％がコンデンサ１１、１２の両端に印加され、信号ラインＬ１、Ｌ２のコモンノイズ電圧Ｅｎ成分は大幅に低減される。この意味で、コンデンサ１１、１２の容量は寄生容量Ｃｏｆｆに対して大きい方が好ましい。ただし、コンデンサ１１、１２の容量が大きいと、ＡＤコンバータ１０のサンプリング後における抵抗７、８、１３、１４によるコンデンサ１１、１２の自然放電を十分に完了できない可能性が生じる。この場合には、コンデンサ１１、１２の電荷を放電するスイッチを追加したり、抵抗素子７、８、１３、１４の抵抗値を低下することも可能である。
【００４９】
また、上記と同様に、回路各部の浮遊容量Ｃｓを通じても信号ラインＬ１、Ｌ２にはコモンノイズ電圧が混入し、更に、サンプリングスイッチ２，３，５，６の制御電極と主電極との間の寄生容量を通じてもコモンノイズ電圧が混入するが、この浮遊容量Ｃｓ経由のコモンノイズ電圧に対しても、浮遊容量Ｃｓとコンデンサ１１、１２の容量とが直列接続体あるいは並列接続体として働くので、この場合もコンデンサ１１、１２が浮遊容量Ｃｓ経由のコモンノイズ電圧を低減でき、更に上記ハイパスフィルタ機能及びローパスフィルタ機能により低減できることはあきらかである。
【００５０】
更に、電圧源１の電圧には、この電圧源１が給電する負荷のインピーダンス変化による電圧源１の電流変化に起因する電圧源１の電圧の交流成分や、電圧源１との負荷インピーダンスとを接続するラインなどに電磁的に侵入する外部ノイズ電圧が重畳されるが、これらのノイズ電圧もまた、上記コモンノイズ電圧Ｅｎと同様の方法でに低減される。すなわち、図１の回路構成により、上記した差動増幅回路９のフィルタ機能と上記したコンデンサ１１、１２の容量分割効果とによりコモンノイズ電圧や電圧源などに起因する交流ノイズ電圧を低減することができるので、信号電圧のＳＮ比を大幅に向上することができる。
【００５１】
なお、フライングキャパシタ４から読み出される信号電圧は本質的に直流電圧であり、上記フィルタ特性により遮断されることはない。また、上記した差動増幅回路９のハイパスフィルタ機能は、上記したローパスフィルタ機能による信号変化レスポンスの遅延を抑制する効果を有し、出力側サンプリングスイッチ５、６をオンしてからＡＤコンバータ１０に正常な大きさの信号電圧が入力されるまでの遅延時間を短縮し、動作に必要な時間を短縮することができる。
【００５２】
（差動増幅回路９の出力電圧をサンプリング又はサンプルホールド処理するＡ／Ｄコンバータの駆動方式についての説明）
次に、差動増幅回路９の出力電圧をサンプリングするＡ／Ｄコンバータ（信号処理回路部）１０の動作について説明を補足する。
【００５３】
ＡＤコンバータ１０のサンプリングタイミングは、上記説明したように、出力側サンプリングスイッチ５、６のオン後、少なくとも差動増幅回路９の低域通過フィルタ特性をＣＲローパスフィルタと仮定した場合の時定数τ＝ＣＲに相当する時間経過した後に設定される。これにより、差動増幅回路９の信号伝播遅延の影響を回避することができる。
【００５４】
（差動増幅回路９の電圧増幅率について）
上記実施例では、フライングキャパシタ４の蓄電電圧は出力側サンプリングスイッチ５、６のオンにより次段コンデンサ１１、１２に分配されて低下する。そこで、この低下を補償するように差動増幅回路９の電圧増幅率を決定する。すなわち、差動増幅回路９の総合電圧増幅率を１あるいは所定の一定値に設定する。この時、ＡＤコンバータ１０のサンプリング時点における差動増幅回路９のレスポンス遅れによる電圧減少率も含めて差動増幅回路９の電圧増幅率をたとえば１に設定すれば、更に好適である。もちろん、上記電圧補償はＡＤコンバータ１０側で行ってもよい。
【００５５】
（電流制限抵抗１５０についての説明）
本実施例では更に、電流制限抵抗１５０が、コンデンサ１１、１２の反出力側サンプリングスイッチの主端子（出力側サンプリングスイッチ側の主端子（端部）とは反対側の主端子（端部）すなわち基準電源側の主端子（端部）を言う）と接地電位（基準電位源）との間に接続されている。
【００５６】
これにより、フライングキャパシタ４の両端子と接地との間に存在する浮遊容量Ｃｓに蓄電された電荷を出力側サンプリングスイッチ５、６のオンと同時にノイズ低減回路内のコンデンサ１１、１２に分配するときの突入電流を抑止することができ、この時の大きな電流変化が信号線Ｌ１、Ｌ２などの配線インダクタンスに作用して大きな誘導サージ電圧が生じるのを抑止することができる。
【００５７】
（変形態様）
実施例１の変形態様を図２に示す。
【００５８】
図２は、図１の電流制限抵抗１５０を抵抗値が等しい一対の電流制限抵抗１５０、１５０’に変更したものである。このようにすれば、電流制限抵抗１５０、１５０’は、次段コンデンサ１１、１２に分配される前段寄生容量Ｃｓの蓄電電荷の分配に起因する電流ピーク値を制限するだけでなく、フライングキャパシタ４の蓄電電荷を次段コンデンサ１１、１２に分配する際の電流ピーク値も制限する。
【００５９】
（変形態様）
実施例１の変形態様を図３に示す。
【００６０】
図３は、図１の電流制限抵抗１５０及び入力抵抗素子１３、１４を省略したものである。この場合でも、フライングキャパシタ４の両端の寄生容量Ｃｓに蓄電された電荷量の分配に起因する信号ラインＬ１、Ｌ２の対地電位からのシフトを抑止することができる。
【００６１】
【実施例２】
他の実施例を図４を参照して以下に説明する。
【００６２】
この実施例は、図１〜図３に示す実施例においてさらに、中間サンプリングスイッチ２’、３’をフライングキャパシタ４の両端と入力側サンプリングスイッチ２、３のフライングキャパシタ側の主端子との間に介設し、更に、入力側サンプリングスイッチ２、３と中間サンプリングスイッチ２’、３’との接続点を一対のコンデンサ２１、２１’の一端に個別接続し、コンデンサ２１，２１’の他端を電流制限用の抵抗素子２２を通じて接地したものである。当然、コンデンサ２１、２１’は同一容量に設定されている。電流制限用の抵抗素子２２の機能は電流制限用の抵抗素子１５０のそれと同じである。
【００６３】
この実施例では、中間サンプリングスイッチ２’、３’は、入力側サンプリングスイッチ２、３と同時にオンオフなされる。
【００６４】
このようにすれば、すべてのサンプリングスイッチ２、２’、３、３’、５、６をオフし、出力側サンプリングスイッチ５、６をオンした状態でＡＤコンバータ１０で信号電圧をサンプリングする場合、電圧源１に重畳するコモンモードノイズ電圧Ｅｎが、コンデンサ２１、２１’により実施例１で説明した原理（図１参照）で減衰されるうえ、中間サンプリングスイッチ２’、３’の寄生容量が途中に直列に介在するために、コンデンサ１１、１２に到達するコモンモードノイズ電圧を更に一層減衰することができる。
（変形態様）
実施例２の変形態様を図５に示す。
【００６５】
図５は、図４の電流制限抵抗２２を抵抗値が等しい一対の電流制限抵抗２２、２２’に変更したものであり、本質的な機能は、図２の場合と同一である。
（変形態様）
実施例１、２の変形態様を図６に示す。
【００６６】
図６は、差動増幅回路９のオペアンプ電圧回路部分を１アンプ形式で構成した例を示すが、本質的な機能は同じである。同様に差動増幅回路９のオペアンプ電圧回路部分を公知の差動電圧増幅回路に変換できることはもちろんである。
【００６７】
また、差動増幅回路９のオペアンプ回路部分にローパスフィルタ用のコンデンサを追加して、その周波数特性をＲＣフィルタ特性とすることも当然可能である。
【００６８】
【実施例３】
他の実施例を図７を参照して以下に説明する。
【００６９】
この実施例は図３に示す電位設定用抵抗素子７、８をリセットスイッチ２１０、２２０に置換したものである。
【００７０】
出力側サンプリングスイッチ５、６をオンした時点でリセットスイッチ２１０、２２０はオフされている。その結果、出力側サンプリングスイッチ５、６のオンによりフライングキャパシタ４の蓄電電荷は次段コンデンサ１１、１２に分配され、差動増幅回路９のオペアンプ電圧増幅回路部９０により信号電圧として検出される。また、フライングキャパシタ４の両端の寄生容量Ｃｓに蓄電された電荷量も次段コンデンサ１１、１２やそれと並列の寄生容量Ｃｓに分配され、信号ラインＬ１、Ｌ２の基準電位（接地電位）からのシフトは抑止される。電位設定用抵抗素子７、８がないので、上記信号電圧の時間的減衰は無視することができる。Ａ／Ｄコンバータ１０による信号電圧のサンプルホールドの後、かつ、出力側サンプリングスイッチ５、６のオフの後、リセットスイッチ２１、２２がオンされ、次段コンデンサ１１、１２の蓄電電荷が消去される。
【００７１】
このようにすれば、既述した作用効果を奏することができる。もちろん、図７において、図１などに示した入力抵抗素子１３、１４や電流制限抵抗１５、１５’を追加することが可能である。この場合、図１の電位設定用抵抗素子７、８をリセットスイッチ２１、２２に置換すればよい。
【００７２】
すなわち、この実施例によれば、次段コンデンサの蓄電電荷を短時間で消去することができるので、高速サンプリング時においても、次段コンデンサに電荷が残留して、次回サンプリングした電荷と混じることがなく、コンデンサ１１、１２の放電による信号電圧減衰も防止することができる。
【００７３】
（変形態様）
なお、実施例３においても実施例１と同様に、次段コンデンサ１１、１２の充電による信号電圧の減衰をその後の回路や処理により補正してもよいことはもちろんである。
【００７４】
（変形態様）
なお、上記実施例において、出力側サンプリングスイッチ５、６をオンしてフライングキャパシタ式電圧検出回路の電圧をコンデンサ１１、１２に読み込み、その後、出力側サンプリングスイッチ５、６をオフし、その直後にコンデンサ１１、１２の蓄電電圧を差動増幅する差動増幅回路９の出力電圧をＡＤコンバータ１０でサンプリングするようにしてもよい。このようにすれば、差動増幅回路９の一対のオペアンプＯＰ１、ＯＰ２の＋入力端子Ｃ、Ｄには、それぞれ一対の寄生容量Ｃｏｆｆの直列接続体を通じて侵入することになるので、＋入力端子Ｃ、Ｄに侵入するコモンノイズ電圧Ｅｎ自体を半減することができる。
【図面の簡単な説明】
【図１】実施例１のフライングキャパシタ式電圧検出回路を示す回路図である。
【図２】実施例１の変形態様を示す回路図である。
【図３】実施例１の変形態様を示す回路図である。
【図４】実施例２のフライングキャパシタ式電圧検出回路を示す回路図である。
【図５】実施例２の変形態様を示す回路図である。
【図６】実施例２、３の変形態様を示す回路図である。
【図７】実施例３のフライングキャパシタ式電圧検出回路を示す回路図である。
【図８】従来のフライングキャパシタ式電圧検出回路を示す回路図である。
【符号の説明】
１ 被計測電圧源
２ 入力側サンプリングスイッチ
３ 入力側サンプリングスイッチ
４ フライングキャパシタ
５ 出力側サンプリングスイッチ
６ 出力側サンプリングスイッチ
７ 電位設定用抵抗素子
８ 電位設定用抵抗素子
９ 差動増幅回路
１０ Ａ／Ｄコンバータ
１１ 次段コンデンサ
１２ 次段コンデンサ
１３ 入力抵抗素子（入力抵抗）
１４ 入力抵抗素子（入力抵抗）
１５０ 電流制限抵抗
１５０’電流制限抵抗
２１ リセットスイッチ
２２ リセットスイッチ
Ｌ１ 信号ライン
Ｌ２ 信号ライン
Ｃｓ 寄生容量

Claims (9)

  1. フライングキャパシタと、
    被計測電圧源の両端を前記フライングキャパシタの両端に個別に接続する一対の入力側サンプリングスイッチと、
    差動増幅回路と、
    前記差動増幅回路の一対の入力端子を前記フライングキャパシタの両端に個別に接続する一対の出力側サンプリングスイッチと、
    を備えるフライングキャパシタ式電圧検出回路において、
    略等しい静電容量を有して前記両出力側サンプリングスイッチの差動増幅回路側の端子を所定の基準電位源に個別に接続する一対のコンデンサを有するコモンノイズ低減回路を備えることを特徴とするフライングキャパシタ式電圧検出回路。
  2. 請求項１記載のフライングキャパシタ式電圧検出回路において、
    前記差動増幅回路は、
    前記差動増幅回路の入力抵抗及び前記コモンモ−ドノイズ低減回路のインピーダンスにより定まる合成インピーダンスと、前記入力側サンプリングスイッチのオフ容量とにより定まる時定数よりも長く設定された時定数をもつ低域通過フィルタ特性を有することを特徴とするフライングキャパシタ式電圧検出回路。
  3. 請求項２記載のフライングキャパシタ式電圧検出回路において、
    前記差動増幅回路の出力電圧をサンプリングする信号処理回路部を有し、
    前記信号処理回路部は、前記出力側サンプリングスイッチのオン後、少なくとも前記差動増幅回路の前記時定数に相当する時間以上経過後に前記差動増幅回路の出力電圧をサンプリングすることを特徴とするフライングキャパシタ式電圧検出回路。
  4. 請求項１記載のフライングキャパシタ式電圧検出回路において、
    前記フライングキャパシタの両端を前記一対の入力側サンプリングスイッチに個別に接続する一対の中間サンプリングスイッチと、略等しい静電容量を有して前記入力側サンプリングスイッチと前記中間サンプリングスイッチとの接続点を所定の基準電位源に個別接続する一対のコンデンサとを含む第２のコモンモ−ドノイズ低減回路を有することを特徴とするフライングキャパシタ式電圧検出回路。
  5. 請求項１乃至４のいずれか記載のフライングキャパシタ式電圧検出回路において、
    前記一対のコンデンサの前記基準電位源側の端部は、電流制限抵抗を通じて前記基準電位源に接続されていることを特徴とするフライングキャパシタ式電圧検出回路。
  6. 請求項１乃至５のいずれか記載のフライングキャパシタ式電圧検出回路において、
    前記出力側サンプリングスイッチのオンにより前記フライングキャパシタから前記コンデンサへの電荷転送により生じる信号電圧の減衰を補正する補正手段を有することを特徴とするフライングキャパシタ式電圧検出回路。
  7. フライングキャパシタと、
    被計測電圧源の両端を前記フライングキャパシタの両端に個別に接続する一対の入力側サンプリングスイッチと、
    低域通過型フィルタ特性を有する差動増幅回路と、
    前記差動増幅回路の一対の入力端子を前記フライングキャパシタの両端に個別に接続する一対の出力側サンプリングスイッチと、
    略等しい静電容量を有して前記両出力側サンプリングスイッチの差動増幅回路側の端子を所定の基準電位源に個別に接続する一対のコンデンサを有するコモンノイズ低減回路と、
    前記出力側サンプリングスイッチのオン後、少なくとも前記差動増幅回路の前記時定数に相当する時間以上経過後に前記差動増幅回路の出力電圧をサンプリングする信号処理回路部と、
    を備え、
    前記差動増幅回路の時定数は、前記差動増幅回路の入力抵抗及び前記コモンモ−ドノイズ低減回路のインピーダンスにより定まる合成インピーダンスと、前記入力側サンプリングスイッチのオフ容量とにより定まる時定数よりも長く設定されることを特徴とするフライングキャパシタ式電圧検出回路。
  8. 請求項７記載のフライングキャパシタ式電圧検出回路において、
    前記フライングキャパシタの両端を前記一対の入力側サンプリングスイッチに個別に接続する一対の中間サンプリングスイッチと、略等しい静電容量を有して前記入力側サンプリングスイッチと前記中間サンプリングスイッチとの接続点を所定の基準電位源に個別接続する一対のコンデンサとを含む第２のコモンモ−ドノイズ低減回路を有することを特徴とするフライングキャパシタ式電圧検出回路。
  9. フライングキャパシタと、
    被計測電圧源の両端を前記フライングキャパシタの両端に個別に接続する一対の入力側サンプリングスイッチと、
    差動増幅回路と、
    前記差動増幅回路の一対の入力端子を前記フライングキャパシタの両端に個別に接続する一対の出力側サンプリングスイッチと、
    を備えるフライングキャパシタ式電圧検出回路において、
    略等しい静電容量を有して前記両出力側サンプリングスイッチの差動増幅回路側の端子を所定の基準電位源に個別に接続する一対のコンデンサと、
    前記一対のコンデンサと個別に並列接続されて前記両コンデンサを放電する一対のリセットスイッチとを備えることを特徴とするフライングキャパシタ式電圧検出回路。
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