JPS6218095B2 - - Google Patents
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- JPS6218095B2 JPS6218095B2 JP56159574A JP15957481A JPS6218095B2 JP S6218095 B2 JPS6218095 B2 JP S6218095B2 JP 56159574 A JP56159574 A JP 56159574A JP 15957481 A JP15957481 A JP 15957481A JP S6218095 B2 JPS6218095 B2 JP S6218095B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/02—Delta modulation, i.e. one-bit differential modulation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Measurement And Recording Of Electrical Phenomena And Electrical Characteristics Of The Living Body (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Networks Using Active Elements (AREA)
Description
【発明の詳細な説明】
本発明は、アナログ信号をクロツクパルス発生
器のｎ個のパルスに相当する時間幅をそれぞれ有
する順次のタイムインターバル中サンプルし、各
タイムインターバル毎に該タイムインターバルの
開始時の信号値と終了時の信号値との差に応じた
ｍ（ｎ）個のパルスを出力するデルタ変調器を
具え、一定の平均値を有するアナログ信号をデジ
タル化する装置に関するものである。
器のｎ個のパルスに相当する時間幅をそれぞれ有
する順次のタイムインターバル中サンプルし、各
タイムインターバル毎に該タイムインターバルの
開始時の信号値と終了時の信号値との差に応じた
ｍ（ｎ）個のパルスを出力するデルタ変調器を
具え、一定の平均値を有するアナログ信号をデジ
タル化する装置に関するものである。
この種の装置は例えばECG信号を後続の処理
のためにデジタル化するのに使用できる。ECG
信号は零もしくは電極と患者の皮膚との間に生ず
る（一定の）接触電位に等しい平均値を有する
略々周期的な信号である。デルタ変調器の不精密
がこの信号に誤差信号を加え、後続の処理を妨害
することを確かめた。本発明の目的は有用情報は
そのまま残してこれらの妨害誤差信号を除去する
ことにある。
のためにデジタル化するのに使用できる。ECG
信号は零もしくは電極と患者の皮膚との間に生ず
る（一定の）接触電位に等しい平均値を有する
略々周期的な信号である。デルタ変調器の不精密
がこの信号に誤差信号を加え、後続の処理を妨害
することを確かめた。本発明の目的は有用情報は
そのまま残してこれらの妨害誤差信号を除去する
ことにある。
この目的のために、本発明装置はデルタ変調器
の出力端子をデジタル高域通過フイルタとして構
成した補正回路に接続したことを特徴とする。
の出力端子をデジタル高域通過フイルタとして構
成した補正回路に接続したことを特徴とする。
本発明は、デルタ変調器により生ずる誤差信号
は連続性でゆつくり増大又は減少する性質を有す
るため、斯る誤差信号は重要でない接触電位以外
に極低周波成分を実際上含まないECG信号から
高域通過フイルタで分離することができるという
事実を確かめ、斯る認識に基づいて為したもので
ある。
は連続性でゆつくり増大又は減少する性質を有す
るため、斯る誤差信号は重要でない接触電位以外
に極低周波成分を実際上含まないECG信号から
高域通過フイルタで分離することができるという
事実を確かめ、斯る認識に基づいて為したもので
ある。
本発明装置の好適例では、補正回路をこれに供
給される信号をその信号の漸次平均値だけ減ずる
よう構成する。
給される信号をその信号の漸次平均値だけ減ずる
よう構成する。
図面につき本発明を説明する。
第１図は本発明装置の一例を示し、その入力端
子１からECG信号がデルタ変調器３に供給され
る。デルタ変調器の出力端子は絶縁変成器４を経
て可逆カウンタ５に接続され、このカウンタの出
力端子は更にアダプテイブ型高域通過フイルタ７
に接続され、このフイルタの出力が装置の出力端
子９に供給される。デルタ変調器３とカウンタ５
はクロツク発生器１１により制御され、可逆カウ
ンタ５は各クロツクパルス毎にそのカウントをデ
ルタ変調器３からの出力の論理状態によつて決ま
る方向に１づつ進める。出力端子９に発生するデ
ジタル化されたECG信号は後続処理用の演算ユ
ニツト、例えばマイクロプロセツサ１３に供給す
ることができる。
子１からECG信号がデルタ変調器３に供給され
る。デルタ変調器の出力端子は絶縁変成器４を経
て可逆カウンタ５に接続され、このカウンタの出
力端子は更にアダプテイブ型高域通過フイルタ７
に接続され、このフイルタの出力が装置の出力端
子９に供給される。デルタ変調器３とカウンタ５
はクロツク発生器１１により制御され、可逆カウ
ンタ５は各クロツクパルス毎にそのカウントをデ
ルタ変調器３からの出力の論理状態によつて決ま
る方向に１づつ進める。出力端子９に発生するデ
ジタル化されたECG信号は後続処理用の演算ユ
ニツト、例えばマイクロプロセツサ１３に供給す
ることができる。
第２図はデルタ変調器の一実施例の詳細回路図
を示す。この変調器は入力端子１からアナログ
ECG信号を受信する第１入力端子１５と、基準
電圧を受信する第２入力端子１７を具える。第１
入力端子１５は第１増幅器１９（例えば利得１０
を有する）を経て比較器２１の第１入力端子２０
に接続し、第２入力端子１７は第２増幅器２３を
経てコンデンサ２５の一方の電極に接続し、この
コンデンサの他方の電極を比較器２１の第２入力
端子２６に接続する。
を示す。この変調器は入力端子１からアナログ
ECG信号を受信する第１入力端子１５と、基準
電圧を受信する第２入力端子１７を具える。第１
入力端子１５は第１増幅器１９（例えば利得１０
を有する）を経て比較器２１の第１入力端子２０
に接続し、第２入力端子１７は第２増幅器２３を
経てコンデンサ２５の一方の電極に接続し、この
コンデンサの他方の電極を比較器２１の第２入力
端子２６に接続する。
比較器２１の出力端子は双安定素子２７のＤ―
入力端子に接続し、そのＣ―入力端子はクロツク
発生器１１（第１図）に接続する。双安定素子２
７の出力端子Ｑの出力により電子スイツチ３１を
制御すると共にこの出力端子Ｑをデルタ変調器の
出力端子３３にも接続する。電子スイツチ３１は
２個のスイツチング素子３５及び３７を具え、前
者は比較器２１に接続されたコンデンサ２５の電
極を正の電流源３９又は負の電流源４１にそれぞ
れ接続することができ、後者はこれと同時にコン
デンサ２５の他方の電極を負の電流源４３又は正
の電流源４５にそれぞれ接続することができる。
しかし、両スイツチ３５及び３７はクロツクパル
ス間のインターバル中は中立の開回路状態にな
る。
入力端子に接続し、そのＣ―入力端子はクロツク
発生器１１（第１図）に接続する。双安定素子２
７の出力端子Ｑの出力により電子スイツチ３１を
制御すると共にこの出力端子Ｑをデルタ変調器の
出力端子３３にも接続する。電子スイツチ３１は
２個のスイツチング素子３５及び３７を具え、前
者は比較器２１に接続されたコンデンサ２５の電
極を正の電流源３９又は負の電流源４１にそれぞ
れ接続することができ、後者はこれと同時にコン
デンサ２５の他方の電極を負の電流源４３又は正
の電流源４５にそれぞれ接続することができる。
しかし、両スイツチ３５及び３７はクロツクパル
ス間のインターバル中は中立の開回路状態にな
る。
この回路の動作は次の通りである。比較器２１
の第１入力端子２０における増幅されたECG信
号の瞬時値がその第２入力端子２６の電圧より大
きいときは、比較器の出力は論理値１になり、従
つて双安定素子２７のＤ―入力端子も論理値１に
なる。この結果、クロツク発生器１１からの次の
パルスが双安定素子２７のＣ―出力端子に現われ
るときにそのＱ出力も論理値１になるため、スイ
ツチ３１が図示の位置にセツトされる。従つて、
クロツク発生器１１により決まる時間ｔの短期間
の間コンデンサ２５が電流源３９に接続され、こ
れからコンデンサ２５に電流ＩHが供給されるた
め、コンデンサ２５はＩHｔの電荷量だけ充電さ
れ、その結果コンデンサ２１の第２入力端子２６
の電圧が第１入力端子２０に近づく。同時にコン
デンサ２５の他方の電極が負の電流源４３に接続
され、I′Htの電荷量を放電して基準電圧が電流源
３９により供給される電荷ＩHｔにより妨害され
ないようにする。
の第１入力端子２０における増幅されたECG信
号の瞬時値がその第２入力端子２６の電圧より大
きいときは、比較器の出力は論理値１になり、従
つて双安定素子２７のＤ―入力端子も論理値１に
なる。この結果、クロツク発生器１１からの次の
パルスが双安定素子２７のＣ―出力端子に現われ
るときにそのＱ出力も論理値１になるため、スイ
ツチ３１が図示の位置にセツトされる。従つて、
クロツク発生器１１により決まる時間ｔの短期間
の間コンデンサ２５が電流源３９に接続され、こ
れからコンデンサ２５に電流ＩHが供給されるた
め、コンデンサ２５はＩHｔの電荷量だけ充電さ
れ、その結果コンデンサ２１の第２入力端子２６
の電圧が第１入力端子２０に近づく。同時にコン
デンサ２５の他方の電極が負の電流源４３に接続
され、I′Htの電荷量を放電して基準電圧が電流源
３９により供給される電荷ＩHｔにより妨害され
ないようにする。
比較器２１の第１入力端子２０の電圧が第２入
力端子２６の電圧より低いときは論理値０が双安
定素子２７のＤ―入力端子に発生し、クロツクパ
ルス発生器の次のクロツクパルスに応答して双安
定素子２７のＱ出力が論理値０になつてスイツチ
３１が他方の位置にセツトされるため、コンデン
サ２５が時間ｔの期間中負の電流源４１に接続さ
れてＩL・ｔの電荷量を放電する。このとき補償
のため正の電流源４５がコンデンサ２５の他方の
電極にI′L・ｔの電荷を供給する。
力端子２６の電圧より低いときは論理値０が双安
定素子２７のＤ―入力端子に発生し、クロツクパ
ルス発生器の次のクロツクパルスに応答して双安
定素子２７のＱ出力が論理値０になつてスイツチ
３１が他方の位置にセツトされるため、コンデン
サ２５が時間ｔの期間中負の電流源４１に接続さ
れてＩL・ｔの電荷量を放電する。このとき補償
のため正の電流源４５がコンデンサ２５の他方の
電極にI′L・ｔの電荷を供給する。
以上から明らかなように、比較器２１の２個の
入力端子２０及び２６の電圧はクロツク発生器１
１の複数周期後に等しくなる。そしてECG信号
が増大する場合は複数個の論理値１が出力端子３
３に供給され、減少する場合は複数個の論理値０
が供給される。これがためECG信号の値は出力
端子に発生する論理値１及び０の列から任意の瞬
時に再現することができる。
入力端子２０及び２６の電圧はクロツク発生器１
１の複数周期後に等しくなる。そしてECG信号
が増大する場合は複数個の論理値１が出力端子３
３に供給され、減少する場合は複数個の論理値０
が供給される。これがためECG信号の値は出力
端子に発生する論理値１及び０の列から任意の瞬
時に再現することができる。
しかし、実際には上述の理論は近似的にのみ正
しいものであることを確かめた。これは、２個の
電流源３９及び４１は正確に同一でないため及び
比較器２１の入力端子２６は有限の入力インピー
ダンスを有するためにコンデンサ２５から小電流
ＩBがリークするためである。従つて、コンデン
サ２５がクロツク発生器１１の複数周期に亘つて
充電され、次いで同数の周期に亘つて放電された
ときは、比較器２１の第２入力端子２６の電圧は
もとの値に戻らない。逆に言えば、初めに所定値
まで増大し次いで再びもとの値に減少する入力信
号は出力端子３３に異なる数の論理値１と０を発
生する。これはデジタル化された信号において該
信号に重畳する刻々増大又は減少する電圧として
現われる。
しいものであることを確かめた。これは、２個の
電流源３９及び４１は正確に同一でないため及び
比較器２１の入力端子２６は有限の入力インピー
ダンスを有するためにコンデンサ２５から小電流
ＩBがリークするためである。従つて、コンデン
サ２５がクロツク発生器１１の複数周期に亘つて
充電され、次いで同数の周期に亘つて放電された
ときは、比較器２１の第２入力端子２６の電圧は
もとの値に戻らない。逆に言えば、初めに所定値
まで増大し次いで再びもとの値に減少する入力信
号は出力端子３３に異なる数の論理値１と０を発
生する。これはデジタル化された信号において該
信号に重畳する刻々増大又は減少する電圧として
現われる。
この点を計算を用いて以下に説明する。上述の
比較器へのリーク電流はＩBとし、電流源３９及
び４１は正確に同一でなくて、 ＩH＝Ｉ＋δＩ (1) ＩL＝Ｉ−δＩ (2) であるものとする。
比較器へのリーク電流はＩBとし、電流源３９及
び４１は正確に同一でなくて、 ＩH＝Ｉ＋δＩ (1) ＩL＝Ｉ−δＩ (2) であるものとする。
スイツチ３１の図示の位置ではコンデンサ２５
への電流は Ｉu＝ＩH−ＩB＝Ｉ＋δＩ−ＩB＝Ｉ−ΔＩ (3) に等しい。ここで、 ＩB−δＩ＝ΔＩ (4) スイツチ３１の他方の位置では、コンデンサ２５
の電流は Ｉd＝ＩL＋ＩB＝Ｉ−δＩ＋ＩB＝Ｉ＋ΔＩ (5) に等しい。
への電流は Ｉu＝ＩH−ＩB＝Ｉ＋δＩ−ＩB＝Ｉ−ΔＩ (3) に等しい。ここで、 ＩB−δＩ＝ΔＩ (4) スイツチ３１の他方の位置では、コンデンサ２５
の電流は Ｉd＝ＩL＋ＩB＝Ｉ−δＩ＋ＩB＝Ｉ＋ΔＩ (5) に等しい。
(3)及び(5)から明らかなように、充電及び放電処
理は等しくない電流Ｉu及びＩd（それぞれ理想電
流源ＩよりΔＩだけ小さい及び大きい）で書き表
わされる。
理は等しくない電流Ｉu及びＩd（それぞれ理想電
流源ＩよりΔＩだけ小さい及び大きい）で書き表
わされる。
Ｉuがスイツチオン中の周期数ｎu及びＩdがス
イツチオン中の周期数ｎdを所定数のクロツク周
期中カウントすると（ｎuは出力端子３３におけ
る論理値１の数、ｎdは論理値０の数で、ｎ＝ｎu
＋ｎd）、コンデンサ２５の電圧ΔＶは ΔＶ＝ｎu−ｎd・Ｉd ＝（ｎu−ｎd）・Ｉ＋（ｎu＋ｎd）・ΔＩ (6) ｎu＋ｎd＝ｎで一定であるから、 ΔＶ＝（ｎu−ｎd）・Ｉ＋Ｃ (7) ここで、 Ｃ＝ｎ・ΔＩ (8) 比較器２１の第１入力端子２０の信号がｎ個のク
ロツク周期の時間長を有する所定のタイムインタ
ーバル中にΔＳだけ増大するものとすれば、コン
デンサ２５の電圧増大ΔＶはΔＳに等しいため、 ΔＳ＝（ｎu−ｎd）・Ｉ＋Ｃ (9) となり、これから （ｎu−ｎd）＝ΔＳ−Ｃ／Ｉ (10) となる。
イツチオン中の周期数ｎdを所定数のクロツク周
期中カウントすると（ｎuは出力端子３３におけ
る論理値１の数、ｎdは論理値０の数で、ｎ＝ｎu
＋ｎd）、コンデンサ２５の電圧ΔＶは ΔＶ＝ｎu−ｎd・Ｉd ＝（ｎu−ｎd）・Ｉ＋（ｎu＋ｎd）・ΔＩ (6) ｎu＋ｎd＝ｎで一定であるから、 ΔＶ＝（ｎu−ｎd）・Ｉ＋Ｃ (7) ここで、 Ｃ＝ｎ・ΔＩ (8) 比較器２１の第１入力端子２０の信号がｎ個のク
ロツク周期の時間長を有する所定のタイムインタ
ーバル中にΔＳだけ増大するものとすれば、コン
デンサ２５の電圧増大ΔＶはΔＳに等しいため、 ΔＳ＝（ｎu−ｎd）・Ｉ＋Ｃ (9) となり、これから （ｎu−ｎd）＝ΔＳ−Ｃ／Ｉ (10) となる。
入力端子１５に供給される信号の平均値が一定
である場合、長期間に亘るΔＳの平均値は０にな
るはずである。しかし、上式(10)から値ｎu−ｎdは
刻々と増大又は減少することがわかる。このこと
は、出力端子３３に発生するパルス列は入力端子
１５の信号を刻々と増大又は減少する信号が合成
された信号を表わすことを意味する。これがた
め、可逆カウンタ５（第１図）の出力値は平均値
が連続的に増大する。高域通過フイルタ７はその
平均値を一定値に減少して、入力端子１に供給さ
れたアナログ信号を正確に表わすデジタル信号が
出力端子９に得られるように作用する。
である場合、長期間に亘るΔＳの平均値は０にな
るはずである。しかし、上式(10)から値ｎu−ｎdは
刻々と増大又は減少することがわかる。このこと
は、出力端子３３に発生するパルス列は入力端子
１５の信号を刻々と増大又は減少する信号が合成
された信号を表わすことを意味する。これがた
め、可逆カウンタ５（第１図）の出力値は平均値
が連続的に増大する。高域通過フイルタ７はその
平均値を一定値に減少して、入力端子１に供給さ
れたアナログ信号を正確に表わすデジタル信号が
出力端子９に得られるように作用する。
第３図は高域通過フイルタ７の一実施例を示
す。このフイルタは可逆カウンタ５からの信号Ｓ
（ｔ）を受信する入力端子４７を具える。この入
力端子は第１加算器４９の正の入力端子に接続
し、この加算器の出力端子を装置の出力端子９に
接続すると共にα≪１の係数を乗算する減衰器５
１に接続する。この減衰器の出力端子を第２加算
器５３の第１正入力端子に接続し、この加算器の
出力端子を遅延ΔＴを生ずる遅延素子５５に接続
する。この遅延素子の出力端子を第１加算器４９
の負入力端子に接続すると共に第２加算器５３の
第２正入力端子に接続する。
す。このフイルタは可逆カウンタ５からの信号Ｓ
（ｔ）を受信する入力端子４７を具える。この入
力端子は第１加算器４９の正の入力端子に接続
し、この加算器の出力端子を装置の出力端子９に
接続すると共にα≪１の係数を乗算する減衰器５
１に接続する。この減衰器の出力端子を第２加算
器５３の第１正入力端子に接続し、この加算器の
出力端子を遅延ΔＴを生ずる遅延素子５５に接続
する。この遅延素子の出力端子を第１加算器４９
の負入力端子に接続すると共に第２加算器５３の
第２正入力端子に接続する。
この回路の動作は次の通りである。瞬時Ｔ＋Δ
Ｔにおいてデジタル信号Ｓ（Ｔ＋ΔＴ）が入力端
子４７に現われる。この信号は第１加算器４９に
おいて、変化信号Ｓ（ｔ）の瞬時Ｔにおける漸次
平均値である信号（Ｔ）だけ減算される。同時
に減衰器５１において信号Ｓ（Ｔ＋ΔＴ）−
（Ｔ）に係数αが乗算され、得られた信号α｛Ｓ
（Ｔ＋ΔＴ）−（Ｔ）｝に第２加算器５３におい
て（Ｔ）が加算される。斯くして得られた信号
（Ｔ）＋α｛Ｓ（Ｔ＋ΔＴ）−（Ｔ）｝は遅延
素子５５でΔＴだけ遅延される。これがため、瞬
時Ｔ＋ΔＴにおいて遅延素子から出る信号は瞬時
Ｔに遅延素子に到来した信号であり、 （Ｔ−ΔＴ）α｛Ｓ（Ｔ）−（Ｔ＋ΔＴ）｝ ＝（１−α）（Ｔ＋ΔＴ）＋αＳ（Ｔ） ＝（Ｔ） に等しい。
Ｔにおいてデジタル信号Ｓ（Ｔ＋ΔＴ）が入力端
子４７に現われる。この信号は第１加算器４９に
おいて、変化信号Ｓ（ｔ）の瞬時Ｔにおける漸次
平均値である信号（Ｔ）だけ減算される。同時
に減衰器５１において信号Ｓ（Ｔ＋ΔＴ）−
（Ｔ）に係数αが乗算され、得られた信号α｛Ｓ
（Ｔ＋ΔＴ）−（Ｔ）｝に第２加算器５３におい
て（Ｔ）が加算される。斯くして得られた信号
（Ｔ）＋α｛Ｓ（Ｔ＋ΔＴ）−（Ｔ）｝は遅延
素子５５でΔＴだけ遅延される。これがため、瞬
時Ｔ＋ΔＴにおいて遅延素子から出る信号は瞬時
Ｔに遅延素子に到来した信号であり、 （Ｔ−ΔＴ）α｛Ｓ（Ｔ）−（Ｔ＋ΔＴ）｝ ＝（１−α）（Ｔ＋ΔＴ）＋αＳ（Ｔ） ＝（Ｔ） に等しい。
これは、瞬時Ｔにおける漸次平均値は瞬時Ｔ−
ΔＴにおける“旧”漸次平均値と瞬時Ｔにおける
信号Ｓ（ｔ）の瞬時値の合成であるためである
（ここで、両成分には和が１になる重み係数を乗
算する必要がある）。
ΔＴにおける“旧”漸次平均値と瞬時Ｔにおける
信号Ｓ（ｔ）の瞬時値の合成であるためである
（ここで、両成分には和が１になる重み係数を乗
算する必要がある）。
零の平均値を有する信号の漸次平均値は略々零
に等しいが、時間とともに直線的に増大する信号
の漸次平均値はこの信号の瞬時値から一定値を引
いた値に等しい。これがため、入力端子４７の信
号Ｓ（ｔ）が零の平均値を有する変化信号と直線
的に増大する信号の合成から成る場合には、出力
端子９の信号Ｓ（ｔ）−Ｓ（ｔ−ΔＴ）は一定の
平均値を有する変化信号に等しいものとなる。
に等しいが、時間とともに直線的に増大する信号
の漸次平均値はこの信号の瞬時値から一定値を引
いた値に等しい。これがため、入力端子４７の信
号Ｓ（ｔ）が零の平均値を有する変化信号と直線
的に増大する信号の合成から成る場合には、出力
端子９の信号Ｓ（ｔ）−Ｓ（ｔ−ΔＴ）は一定の
平均値を有する変化信号に等しいものとなる。
上述の例では高域通過フイルタを２個の加算器
と１個の減衰器と１個の遅延素子をもつて構成し
たが、信号に実行すべきこれらの演算処理は適当
にプログラムした演算装置、例えばマイクロプロ
セツサ１３により実行させることもできること明
らかである。
と１個の減衰器と１個の遅延素子をもつて構成し
たが、信号に実行すべきこれらの演算処理は適当
にプログラムした演算装置、例えばマイクロプロ
セツサ１３により実行させることもできること明
らかである。
第１図は本発明装置の一例のブロツク回路図、
第２図は第１図に示す回路に用いるデルタ変調器
の一実施例の回路図、第３図は第１図の回路に用
いるアダプテイブ型高域通過フイルタの一実施例
の回路図である。 １…入力端子、３…デルタ変調器、４…絶縁変
成器、５…可逆カウンタ、７…高域通過フイル
タ、９…出力端子、１１…クロツクパルス発生
器、１３…マイクロプロセツサ、１９，２３…増
幅器、２１…比較器、２５…充放電コンデンサ、
２７…双安定素子、３１…スイツチ、３５，３７
…スイツチ素子、３９，４１，４３，４５…電流
源、４９…第１加算器、５１…減衰器、５３…第
２加算器、５５…遅延素子。
第２図は第１図に示す回路に用いるデルタ変調器
の一実施例の回路図、第３図は第１図の回路に用
いるアダプテイブ型高域通過フイルタの一実施例
の回路図である。 １…入力端子、３…デルタ変調器、４…絶縁変
成器、５…可逆カウンタ、７…高域通過フイル
タ、９…出力端子、１１…クロツクパルス発生
器、１３…マイクロプロセツサ、１９，２３…増
幅器、２１…比較器、２５…充放電コンデンサ、
２７…双安定素子、３１…スイツチ、３５，３７
…スイツチ素子、３９，４１，４３，４５…電流
源、４９…第１加算器、５１…減衰器、５３…第
２加算器、５５…遅延素子。
Claims (1)
- 【特許請求の範囲】 １ アナログ信号をクロツクパルス発生器のｎ個
のクロツクパルスに相当する時間幅をそれぞれ有
する順次のタイムインターバル（ΔＴ）の間サン
プルし、各タイムインターバル毎に該タイムイン
ターバルの開始時（Ｔ）における信号の値と終了
時（Ｔ＋ΔＴ）における信号の値との差に応じた
ｍ個（ｍｎ）のパルスを出力するデルタ変調器
を具え、一定の平均値を有するアナログ信号をデ
ジタル化する装置において、前記デルタ変調器の
出力端子をデジタル高域通過フイルタを含む補正
回路に接続し、前記補正回路はこれに供給される
信号を該信号の漸次平均値だけ減ずるよう構成
し、この目的のために前記デルタ変調器の出力端
子を、クロツクパルスを受信し前記デルタ変調器
からの出力パルスが該クロツクパルスの発生中に
存在するかしいなかに応じて該クロツクパルスを
一方向又は反対方向にカウントする可逆カウンタ
を経て前記補正回路に接続し、前記各タイムイン
ターバル（ΔＴ）の終了時に前記カウンタに存在
するトータルカウントを前記デジタル高域通過フ
イルタにデジタル入力値Ｓ（Ｔ＋ΔＴ）として供
給するようにし、且つ前記デジタル高域通過フイ
ルタは、前記デジタル入力値Ｓ（Ｔ＋ΔＴ）から
漸次平均値（Ｔ）を減算して差値｛Ｓ（Ｔ＋Δ
Ｔ）−（Ｔ）｝を形成する第１加算手段と、前記
差値に一定の重み係数α（０＜α≪１）を乗算す
る乗算手段と、重み付けされた差値α｛Ｓ（Ｔ＋
ΔＴ）−（Ｔ）｝を前記漸次平均値（Ｔ）に加
算して更新された漸次平均値（Ｔ＋ΔＴ）＝（１
−α）（Ｔ）＋αＳ（Ｔ＋ΔＴ）を形成する第
２加算手段と、前記更新された漸次平均値を次の
インターバル（ΔＴ）の終了時まで蓄積する蓄積
手段とで構成し、前記差値｛Ｓ（Ｔ＋ΔＴ）−
（Ｔ）｝が前記デジタル高域通過フイルタのデジタ
ル出力値を形成しサンプルされたアナログ信号の
デジタル値を表わすよう構成したことを特徴とす
るアナログ信号デジタル化装置。 ２ 特許請求の範囲第１項記載の装置において、
該装置は患者から導出されたECG信号をデジタ
ル化するようにしたことを特徴とするアナログ信
号デジタル化装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8005549A NL8005549A (nl) | 1980-10-08 | 1980-10-08 | Inrichting voor het in digitale vorm brengen van een analoog signaal. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5795722A JPS5795722A (en) | 1982-06-14 |
| JPS6218095B2 true JPS6218095B2 (ja) | 1987-04-21 |
Family
ID=19835989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56159574A Granted JPS5795722A (en) | 1980-10-08 | 1981-10-08 | Analog signal digitizing device |
Country Status (8)
| Country | Link |
|---|---|
| JP (1) | JPS5795722A (ja) |
| CA (1) | CA1182923A (ja) |
| DE (1) | DE3139800C2 (ja) |
| FR (1) | FR2491700A1 (ja) |
| GB (1) | GB2085683B (ja) |
| IT (1) | IT1194099B (ja) |
| NL (1) | NL8005549A (ja) |
| SE (1) | SE451523B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63196696U (ja) * | 1987-06-04 | 1988-12-19 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3825884A1 (de) * | 1988-07-29 | 1990-02-01 | Texas Instruments Deutschland | Verfahren zur erhoehung der aufloesung eines a/d-umsetzers |
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| US7333092B2 (en) | 2002-02-25 | 2008-02-19 | Apple Computer, Inc. | Touch pad for handheld device |
| US8022935B2 (en) | 2006-07-06 | 2011-09-20 | Apple Inc. | Capacitance sensing electrode with integrated I/O mechanism |
| US8274479B2 (en) | 2006-10-11 | 2012-09-25 | Apple Inc. | Gimballed scroll wheel |
| US9654104B2 (en) | 2007-07-17 | 2017-05-16 | Apple Inc. | Resistive force sensor with capacitive discrimination |
| US8683378B2 (en) | 2007-09-04 | 2014-03-25 | Apple Inc. | Scrolling techniques for user interfaces |
Family Cites Families (1)
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|---|---|---|---|---|
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-
1980
- 1980-10-08 NL NL8005549A patent/NL8005549A/nl not_active Application Discontinuation
-
1981
- 1981-10-01 CA CA000387123A patent/CA1182923A/en not_active Expired
- 1981-10-02 FR FR8118605A patent/FR2491700A1/fr active Granted
- 1981-10-05 GB GB8130002A patent/GB2085683B/en not_active Expired
- 1981-10-05 IT IT24334/81A patent/IT1194099B/it active
- 1981-10-05 SE SE8105853A patent/SE451523B/sv not_active IP Right Cessation
- 1981-10-07 DE DE3139800A patent/DE3139800C2/de not_active Expired
- 1981-10-08 JP JP56159574A patent/JPS5795722A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63196696U (ja) * | 1987-06-04 | 1988-12-19 |
Also Published As
| Publication number | Publication date |
|---|---|
| NL8005549A (nl) | 1982-05-03 |
| GB2085683A (en) | 1982-04-28 |
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| SE8105853L (sv) | 1982-04-09 |
| CA1182923A (en) | 1985-02-19 |
| GB2085683B (en) | 1984-08-08 |
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| DE3139800A1 (de) | 1982-06-24 |
| IT8124334A0 (it) | 1981-10-05 |
| SE451523B (sv) | 1987-10-12 |
| FR2491700B1 (ja) | 1985-03-08 |
| DE3139800C2 (de) | 1985-09-12 |
| JPS5795722A (en) | 1982-06-14 |
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