JPS6342090A - ユニバーサルジョイント - Google Patents

ユニバーサルジョイント

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JPS6342090A
JPS6342090A JP61184264A JP18426486A JPS6342090A JP S6342090 A JPS6342090 A JP S6342090A JP 61184264 A JP61184264 A JP 61184264A JP 18426486 A JP18426486 A JP 18426486A JP S6342090 A JPS6342090 A JP S6342090A
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JP
Japan
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delay circuit
signals
change detection
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Yasushi Ryu
靖 笠
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Fujitsu Ltd
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
    • H03K5/1534—Transition or edge detectors

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  • Microelectronics & Electronic Packaging (AREA)
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  • Read Only Memory (AREA)
  • Static Random-Access Memory (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする問題点 問題点を解決するための手段 作用 実施例 発明の効果 〔）既　　要〕 複数の信号のデコーダ回路の出力に、立上りと立下りと
で相異なる遅延時間を有する遅延回路を接続し、遅延回
路の各出力の論理演算により上述の複数の信号の変化を
示すパルス信号を発生するようにした信号変化検出回路
であり、他の目的のデコーダ回路を共用することにより
占有面積を実質的に縮小するものである。
〔産業上の利用分野〕
本発明は半導体記憶装置におけるアドレス変化検出（Ａ
ＴＤ）回路として用いることができる信号変化検出回路
に関する。
半導体記憶装置（マスクＲＯＭ、スタティックＲＡＭ、
グイナミソクＲＡ　Ｍ等）においては、アドレス変化が
あった場合に内部回路にリセット信号を発生させるもの
がある。このため、第２図に示すようなアドレス変化検
出回路が用いられている。第２図においては、立上り検
出のための遅延回路２１およびアンド回路２２の系統と
、立下り検出のためのインバータ２３、遅延回路２４、
およびアンド回路２３の系統と、オア回路２６、ノア回
路２７とが設けられている。その動作を、第３図を参照
して説明すると、第３図（Ａ）に示すごとく、アドレス
信号Ａｔが変化すると、遅延回路２１の出力である遅延
信号ＤＡｉが第３図（Ｂ）のごとく得られ、従って、ア
ンド回路２２の出力Ｓ、は第３図（Ｃ）のごとくなる。
同時に、アドレス信号τｉは第３図（Ｄ）のごとく変化
するので、遅延回路２４の出力である遅延信号ＤＡｉが
第３図（Ｅ）のごとく得られ、従って、アンド回路２５
の出力Ｓ２は第３図（Ｆ）のごと（なる。
この結果、オア回路２６の出力Ｓ、は第３図（Ｇ）のご
とくなり、これを受けてノア回路２７の出力であるＡＴ
Ｄパルスが第３図（Ｈ）のごとく得られることになる。
また、他の従来のアドレス変化検出回路として第４図に
示すものもある。第４図においては、遅延回路４１、排
他的オア回路４２、およびオア回路４３が設けられてお
り、従って、第５図にその動作を示しているように、排
他的オア回路４２が立上りおよび立下りの両方を検出し
ていることになる。
〔発明が解決しようとする問題点〕
しかしながら、上述の従来形のアドレス変化検出回路す
なわち信号変化検出回路においては、立上りおよび立下
りの検出のための２系統の回路を必要としく第２図）、
あるいは素子数の多い排他的オア回路を必要としく第４
図）、この結果、占有面積の増大を招き、集積化の点で
不利であった。
〔問題点を解決するための手段〕
本発明の目的は、上述の問題点に鑑み、占有面積を縮小
できる信号変化検出回路を提供することにあり、その構
成は第１図に示される。
第１図において、１はたとえばｎ個のアドレス信号Ａｎ
（τ。）、　ＡＩ（τ１）、・・・、　Ａｎ−１（τ７
．）をデコードして２″個のデコード信号を発生するも
のである。たとえば半導体記憶装置のローアドレスデコ
ーダであれば、２″個のワード線の１つを選択するもの
である。デコーダ回路１には、立上り特性と立下り特性
とが異なる遅延回路２が接続されている。たとえば、デ
コーダ回路１のデコード（８号のハイレベル、ローレベ
ルが、それぞれ、選択、非選択を表わすとすれば、遅延
回路２の立上り時間は立下り時間より大きく設定される
。論理回路３は遅延回路２の各出力に対して論理演算を
行い、信号ＡＯ（τ。）、　ＡＩ（τ１）、・・・、Ａ
ｎ−、（τ７−１）の少なくとも１つの変化を示すＡＴ
Ｄ信号を発生するものである。
〔作　用〕
上述の構成においては、アドレス信号ＡＯ，ＡＩ。
・・・ＩＡ６−１のいずれか１つが変化したときには、
遅延回路２のすべての出力（デコード信号）が所定時間
だけ非選択状態となる。論理回路３はこのようなすべて
の非選択状態を検出することにより上記アドレス信号の
変化を検出している。
〔実施例〕
第６図は本発明に係る信号変化検出回路の一実施例を示
す回路図である。第６図において、デコーダ回路４は２
″個のノア回路１゜、１、・・・を備えている。これに
より、２″個のデコード信号によりたとえば２″個のワ
ード線の１つを選択するようにしである。つまり、ｎ＝
２とすれば、アドレス信号はＡＯ，Ａｎであり、ノア回
路は、１゜、１．。
１□、１３の４つである。この場合、（Ａｎ、Ａｎ）＝
（０、Ｏ）のときにはノア回路１゜の出力がハイレベル
となるように配線され、（ＡＯ，ＡＩ）＝　（１゜０）
のときにはノア回路１１の出力がハイレベルとなるよう
に配線され、（ＡＯ，Ａｎ）＝　（０，１）のときには
ノア回路１２の出力がハイレベルとなるように配線され
、（ＡＤ、ＡＩ）＝　（１、１）のときにはノア回路１
２の出力がハイレベルとなるように配線される。遅延回
路２は、各ノア回路１゜。
Ｉ＋、・・・に接続された遅延回路２゜、２１．・・・
を備えており、これらの出力はデコード信号として作用
すると共に論理回路３に供給される。
第６図の各遅延回路２゜、２１．・・・は、上述のごと
く、立上り時間と立下り時間とが相異なる。たとえば、
立上り時間を立下り時間より大きくするものとすれば、
遅延回路２゜は、第７図のごとく、キャパシタとしての
トランジスタＱＩ、インバータとしてのトランジスタＱ
２．Ｑ３、インバータとしてのトランジスタＱ　ａ、　
Ｑ　ｓ　、およびキャパシタとしてのトランジスタＱ、
により構成できる。ただし、ＰチャネルトランジスタＱ
２のコンダクタンスはＮチャネルトランジスタＱ３のそ
れより太き（、しかも、ＰチャネルトランジスタＱ２の
ゲート容量はＮチャネルトランジスタＱ３のそれよりも
小さくし、逆に、ＰチャネルトランジスタＱ４のコンダ
クタンスはＮチャネルトランジスタＱ。
のそれより小さく、しかも、ＰチャネルトランジスタＱ
４のゲート容量はＮチャネルトランジスタＱ、のそれよ
り太き（設定する。他方、遅延回路２゜はノア回路１゜
の素子サイズを変更することによりノア回路１゜に内蔵
せしめることもできる。
すなわち、第８図に示すように、ノア回路１゜は、２つ
のＰチャネルトランジスタＱｌｌ、　　Ｑ１２．２つの
ＮチャネルトランジスタＱ１３ＩＱ＋４、およびキャパ
シタとしてのトランジスタＱＩＳにより構成するが、こ
の場合、ＰチャネルトランジスタＱ、、。
Ｑ１□のコンダクタンスはＮチャネルトランジスタＱ１
３Ｉ　Ｑ１０のそれより小さく、しかも、Ｐチャネルト
ランジスタＱ、、、Ｑ、□のゲート容量はＮチャネルト
ランジスタＱＩ３　ｒ　Ｑ１４のそれより大きく設定す
ればよい。
なお、立下り時間を立上り時間より大きくするときは、
上述と逆を行えばよい。
第６図の回路動作を第９図を参照して説明する。
ただし、ｎ＝２の場合を想定し、また、遅延回路２゜、
２．．２□、２３の立上り時間Ｔｒは立下り時間Ｔｆよ
り大きいものとする。第９図（Ａ）、　（Ｂ）に示すご
とく、アドレス信号Ａ６．Ａｎが変化したときには、（
Ａｎ、Ａｎ）＝　（０，０）の状態でデコード信号Ｘ０
が選択状態になり（第９図（Ｃ））、（Ａｏ、ＡＩ）＝
　（１，Ｏ）状態でデコード信号Ｘ１が選択状態になり
（第９図（Ｄ））、（ＡＩ１．Ａ１）−（０，１）状態
でデコード信号Ｘ２が選択状態になり（第９図（Ｅ））
、（Ａｏ、Ａｎ）＝　（１，１）状態でデコード信号Ｘ
３が選択状態となる。この場合、各デコード信号ｘ、、
Ｘ、、Ｘ２．Ｘ、が非選択状態から選択状態に遷移する
時間Ｔｒはその逆の選択状態から非選択状態に遷移する
時間Ｔｆより短かい。従って、アドレスＡｏ、Ａ＋　の
少なくとも１つの変化があった場合には、すべてのデコ
ード信号Ｘ、、Ｘｌ＋Ｘ２．Ｘ３が非選択状態にある期
間（Ｔｒ−Ｔｆ）が発生する。この結果、論理回路３は
この期間（Ｔｒ−Ｔｆ）を検出して第９図（Ｇ）に示す
ＡＴＤ信号パルスを発生することになる。
なお、本発明はアドレス信号のアドレス信号変化検出（
ＡＴＤ）回路以外でも、複数の信号の変化を検出する回
路にも通用できる。
〔発明の効果〕
以上説明したように本発明に係る信号変化検出回路によ
れば、他の目的を有するデコーダ回路を共用として信号
変化検出回路に用いているので、該検出回路の実質的な
占有面積を縮小でき、従って、高集積化に寄与できる。
【図面の簡単な説明】
第１図は本発明の基本構成を示すブロック回路図、 第２図、第４図は従来のアドレス信号変化検出回路の回
路図、 第３図、第５図は、それぞれ、第２図、第４図の回路動
作を説明するためのタイミング図、第６図は本発明に係
る信号変化検出回路の一実施例を示すブロック回路図、 第７図、第８図は第６図の遅延回路の詳細な回路図、 第９図は第６図の回路動作を説明するためのタイミング
図である。 １・・・デコーダ回路、　　２・・・遅延回路、３・・
・論理回路。

Claims (1)

  1. 【特許請求の範囲】 １、複数の信号（Ａ＿０、Ａ＿１、・・・、Ａ＿ｎ＿−
    ＿１）をデコードするデコーダ回路（１）と、 該デコーダ回路の出力に接続され、該出力の立上りと立
    下りとで相異なる遅延時間を有する遅延回路（２）と、 該遅延回路の各出力の論理演算に応じて前記複数の信号
    の少なくとも１つの変化を示すパルス信号（ＡＴＤ）を
    発生する論理回路（３）と、を具備する信号変化検出回
    路。 ２、前記デコーダ回路が前記遅延回路の機能を内蔵する
    特許請求の範囲第１項に記載の信号変化検出回路。
JP61184264A 1986-08-07 1986-08-07 ユニバーサルジョイント Granted JPS6342090A (ja)

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