KR0179774B1 - 반도체 메모리의 활성화 신호 발생 회로 - Google Patents
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Abstract
본 발명은 반도체 메모리의 활성화 신호 발생 회로에 관한 것으로, 종래 회로는 외부 어드레스의 천이가 시간적으로 미스-매치(mis-match)되거나 내부적인 신호 경로의 차이등과 같은 여러 상황에서 천이 검출 신호(ATD)가 시간적인 미스-매치를 갖고 입력되는 경우 특히, 미스-매치가 지연기(111)의 지연 시간보다 큰 경우 클럭 펄스(ATDSUM)은 천이 검출 신호(ATD1∼ATDn)중 미스-매치된 검출 신호들의 시간적인 합과 같은 펄스폭을 갖게 되는 문제점이 있다. 이러한 종래의 문제점을 개선하기 위하여 본 발명은 임의의 설정 시간동안 지연된 후 천이 검출 신호의 합에 의해 클럭펄스를 임의의 폭으로 발생시키므로써 입력 신호의 천이시 천이 검출 신호의 미스 매치(mis-match)에 의한 직류 전류의 흐름을 최소화할 수 있도록 창안한 것으로, 본 발명은 천이 검출 신호(ATD)가 시간적인 미스-매치(mis-match)를 갖고 입력되는 경우 풀업 소자와 풀다운 소자사이에 발생하는 직류 전류를 최소화할 수 있고 상기 풀업 소자와 풀다운 소자의 저항비에 의한 단자(NCOM)의 전위 상승을 방지하여 안정된 클럭 펄스를 발생시킬 수 있다.
Description
제1도는 종래의 회로도.
제2도는 제1도의 동작 파형도.
제3도는 본 발명의 회로도.
제4도는 일반적인 신호 합산을 위한 회로도.
제5도는 제3도의 동작 파형도.
* 도면의 주요부분에 대한 부호의 설명
201 : 클럭 발생부 202 : 펄스폭 조정부
203 : 신호 합산부 211 : 지연기
ND1 : 낸드게이트 IN1∼IN4 : 인버터
PM1,PM2 : 피모스 트랜지스터 NM1∼NMn : 엔모스 트랜지스터
본 발명은 반도체 메모리에 관한 것으로 특히, 비동기적으로 활성화되는 반도체 메모리에 있어서 외부 입력 신호의 천이시 발생하는 천이 검출 신호(ATD)들이 시간적으로 미스-매치(mis-match)가 발생하여 활성화 신호의 직류(DC) 전류를 최소로 감소시키도록 한 반도체 메모리의 활성화 신호 발생 회로에 관한 것이다.
제1도는 종래의 회로도로서 이에 도시된 바와 같이, 칩선택 신호(CS)에 의해 클럭 펄스(ATDSUM)를 발생시키는 클럭 발생부(101)와, 천이 검출 신호(ATD1∼ATDn)을 입력으로 하여 상기 클럭 발생부(101)의 클럭 펄스(ATDSUM)의 폭을 조정하는 펄스폭 조정부(102)로 구성된다.
상기 클럭 발생부(101)는 칩선택 신호(CS)를 순차적으로 반전하여 클럭 펄스(ATDSUM)로 출력하는 인버터(IN1∼IN3)와, 상기 인버터(IN2)의 출력을 소정 시간 지연하는 지연기(111)와, 이 지연기(111)의 출력을 반전하는 인버터(IN4)와, 칩선택 신호(CS)가 인에이블일 경우 상기 인버터(IN4)의 출력을 반전하는 낸드게이트(ND1)와, 이 낸드게이트(ND1)의 출력에 의해 상기 인버터(IN2)의 출력단을 풀업시키는 피모스 트랜지스터(PM1)로 구성된다.
상기 인버터(IN2)는 weak 피모스 로직으로 구성된다.
상기 펄스폭 조정부(102)는 인버터(IN2)의 출력단과 접지 사이에 각기 병렬 접속된 엔모스 트랜지스터(NM1∼NMn)의 게이트에 천이 검출 신호(ATD1∼ATDn)를 각기 인가하여 구성된다.
이러한 구성의 종래 회로는 외부 입력 신호의 천이시 발생하는 천이 검출 신호(ATD)를 로직(Logic)적으로 합하여 임의의 펄스폭을 갖는 클럭 펄스(ATDSUM)를 발생시키기 위한 것이다.
특히, 천이 검출 신호(ATD)가 단펄스 형태로 입력되어도 정해진 펄스폭의 클럭 펄스(ATDSUM)를 발생시키게 된다.
이와같은 종래 회로의 동작 과정을 설명하면 다음과 같다.
먼저, 칩선택 신호(CS)가 0으로서 디스에이블 상태일 경우 클럭 발생부(101)는 낸드게이트(ND1)의 출력(NG1)이 항상 하이 레벨을 유지하므로 피모스 트랜지스터(PM1)가 항상 턴오프 상태를 유지하게 된다.
이때, 0인 칩선택 신호(CS)가 인버터(IN1)(IN2)를 순차 통해 반전됨에 의해 단자(NCOM)의 전위가 로우 상태를 유지하게 된다.
이에 따라, 인버터(IN2)의 출력단(NCOM)의 전위가 로우 상태를 유지함으로 인버터(IN3)의 출력인 클럭 펄스(ATDSUM)는 하이 상태를 유지하게 된다.
이 후, 칩선택 신호(CS)가 1로 인에이블 상태가 된 경우 어드레스의 천이가 발생하지 않았다면 단자(NCOM)는 weak 피모스로 구성된 인버터(IN2)에 의해 하이 상태를 유지하게 된다.
이때, 인버터(IN2)의 하이 신호는 지연기(111)에서 소정 시간 지연된 후 인버터(IN4)를 통해 반전되어 로우 신호가 되므로 낸드게이트(ND1)의 출력(NG1)이 하이 상태를 유지함에 의해 피모스 트랜지스터(PM1)는 턴오프 상태를 유지하게 된다.
이에 따라, 인버터(IN2)의 출력(NCOM)이 하이 상태를 유지하므로 인버터(IN3)의 클럭 펄스(ATDSUM)는 로우 상태를 유지하게 된다.
이 후, 칩선택 신호(CS)가 1로 인에이블 상태에서 어드레스의 천이 발생으로 천이 검출 신호(ATD1∼ATDn)중 하나 이상이 하이로 되면 펄스폭 조정부(102)의 엔모스 트랜지스터(NM1∼NMn)중 해당 트랜지스터가 턴온되어 클럭 발생부(101)의 인버터(IN2)의 출력단(NCOM)을 풀 다운(pull down)시키게 된다.
이때, 인버터(IN2)는 엔모스 트랜지스터(NM1∼NMn)과 비교하여 매우 큰 저항값을 갖는 소자이므로 출력단(NCOM)의 상태 변화에 영향을 주지 못하므로 상기 출력단(NCOM)의 전위는 로우 레벨로 천이하게 된다.
이 후, 천이 검출 신호(ATD1∼ATDn)가 로우로 변하면 엔모스 트랜지스터(NM1∼NMn)가 턴오프되고 인버터(IN2)의 출력단(NCOM)의 레벨은 거의 플로팅(floating) 상태로 되어 로우 레벨을 유지하게 된다.
이때, 인버터(IN2)의 로우 신호(NCOM)는 지연기(111)를 통해 소정 시간 지연된 후 인버터(IN4)에서 하이 신호로 반전되므로 낸드게이트(ND1)의 출력 신호(NG1)가 로우로 되어 피모스 트랜지스터(PM1)가 턴온되어 상기 인버터(IN2)의 출력단(NCOM)은 비로서 하이 레벨로 천이하게 된다.
따라서, 인버터(IN2)의 하이 신호(NCOM)가 인버터(IN3)에서 반전됨에 의해 클럭 펄스(ATDSUM)가 로우가 되며, 이 클럭 펄스(ATDSUM)의 폭은 지연기(111)의 지연 시간과 동일하게 된다.
그러나, 종래 회로는 외부 어드레스의 천이가 시간적으로 미스-매치(mis-match)되거나 내부적인 신호 경로의 차이등과 같은 여러 상황에서 천이 검출 신호(ATD)가 시간적인 미스-매치를 갖고 입력되는 경우 특히, 미스-매치가 지연기(111)의 지연 시간보다 큰 경우 클럭 펄스(ATDSUM)은 천이 검출 신호(ATD1∼ATDn)중 미스-매치된 검출 신호들의 시간적인 합과 같은 펄스폭을 갖게 되어 직류 전류의 흐름이 증가하는 문제점이 있다.
즉, 종래에는 제2도의 파형도에서 천이 검출 신호(ATD1)가 하이로 됨에 따라 인버터(IN2)의 출력단(NCOM)이 로우로 된 후 낸드게이트(ND1)의 출력단(NCOM)이 로우로 될 때까지의 시간이 지연기(111)의 지연 시간과 동일하게 된다.
이에 따라, 천이 검출 신호(ATDn)가 하이 상태를 유지하는 경우 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NMn)가 모두 턴온되어 인버터(IN2)의 출력단(NCOM)의 전위값이 상기 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NMn)의 저항비에 의한 임의의 값을 가지게 되고, 상기 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NMn)을 통해 흐르는 직류(DC) 전류가 지연기(111)의 지연 시간동안 흐르게 되므로 직류 전류의 량이 증가하게 된다.
본 발명은 종래의 문제점을 개선하기 위하여 임의의 설정 시간동안 지연된 후 천이 검출 신호의 합에 의해 클럭 펄스를 임의의 폭으로 발생시키므로써 입력 신호의 천이시 천이 검출 신호의 미스-매치(mis-match)에 의한 직류 전류의 흐름을 최소화할 수 있도록 창안한 반도체 메모리의 활성화 신호 발생 회로를 제공함에 목적이 있다.
제3도는 본 발명에 따른 회로도로서 이에 도시한 바와 같이 천이 검출 신호(ATD1∼ATDn)를 논리적으로 합하는 신호 합산부(203)와 칩선택 신호(CS) 및 상기 신호 합산부(203)의 출력 신호(NG2)에 의해 클럭 펄스(ATDSUM)를 발생시키는 클럭 발생부(201)와, 상기 천이 검출 신호(ATD1∼ATDn)에 의해 상기 클럭 발생부(201)의 클럭 펄스(ATDSUM)의 폭을 조정하는 펄스폭 조정부(202)로 구성한다.
상기 클럭 발생부(201)는 칩선택 신호(CS)를 순차적으로 반전하여 클럭 펄스(ATDSUM)를 발생시키는 인버터(IN1∼IN3)와, 상기 인버터(IN1)의 출력을 소정 시간 지연하는 지연기(211)와 이 지연기(211)의 출력을 반전하는 인버터(IN4)와, 칩선택 신호(CS)이 1로 인에이블되는 경우 상기 인버터(IN4)의 출력 신호를 출력하는 낸드게이트(ND1)와, 이 낸드게이트(ND1)의 출력 신호(NG1)과 신호 합산부(203)의 출력 신호(NG2)가 모두 1인 경우 상기 인버터(IN2)의 출력단(NCOM)을 풀업시키도록 전압(Vcc)에 직렬 접속된 피모스 트랜지스터(PM1)(PM2)로 구성한다.
상기 펄스폭 조정부(202)는 클럭 발생부(201)의 단자(NCOM)와 접지 사이에 병렬 접속된 엔모스 트랜지스터(NM1∼NMn)의 게이트에 천이 검출 신호(ATD1∼ATDn)를 각기 접속하여 구성한다.
상기 신호 합산부(203)는 제4도와 같이 구성하며, 이러한 트리(tree) 형태의 오아게이트 또는 wired 오아게이트는 일반적으로 반도체 메모리에서 각각의 입력 버퍼마다 개별적으로 존재하는 어드레스 천이 검출 신호 발생 회로의 출력(ATD)을 로직적으로 합하는 동작에 이용하는 수단이다.
상기의 한 예인 트리(tree) 형태의 오아게이트는 제4도(a)에 도시한 바와 같이, (n/2)개의 노아게이트의 입력단에 천이 검출 신호(ATD1∼ATDn)를 각기 접속하여 상기 (n/2)개의 노아게이트의 출력 신호를 1개의 낸드게이트에서 논리조합하도록 구성한다.
또한, 상기의 다른 예인 wired 오아게이트는 제4도(b)에 도시한 바와 같이, 소스에 전압(Vcc)이 접속됨과 아울러 게이트가 접지된 피모스 트랜지스터의 드레인과 접지사이에 천이 검출 신호(ATD1∼ATDn)가 게이트에 각기 인가된 n개의 엔모스 트랜지스터를 병력 접속하고, 상기 피모스 트랜지스터와 상기 n개의 엔모스 트랜지스터의 공통 접속점 전위를 인버터에서 반전하여 그 반전 신호(NG2)를 출력하도록 구성한다.
이와 같이 구성한 본 발명의 동작 및 작용 효과를 상세히 설명하면 다음과 같다.
먼저, 칩선택 신호(CS)가 0으로서 디스에이블 상태일 경우 클럭 발생부(101)는 낸드게이트(ND1)의 출력(NG1)이 항상 하이 레벨을 유지하므로 피모스 트랜지스터(PM1)가 항상 턴오프 상태를 유지하게 된다.
이때, 0인 칩선택 신호(CS)가 인버터(IN1)(IN2)를 순차 통해 반전됨에 의해 단자(NCOM)의 전위가 로우 상태를 유지하게 된다.
이에 따라, 인버터(IN2)의 출력단(NCOM)은 로우 레벨 상태를 유지하므로 인버터(IN3)의 출력인 클럭 펄스(ATDSUM)는 하이 상태를 유지하게 된다.
이 후, 칩선택 신호(CS)가 1로 인에이블 상태가 된 경우 어드레스의 천이가 없으면 단자(NCOM)는 weak 피모스로 구성된 인버터(IN2)에 의해 하이 상태를 유지하게 되며, 상기 인버터(IN2)의 하이 신호는 지연기(111)에서 소정 시간 지연된 후 인버터(IN4)를 통해 반전되어 로우 신호가 되므로 낸드게이트(ND1)의 출력(NG1)이 하이 상태를 유지함에 의해 피모스 트랜지스터(PM1)는 턴오프 상태를 유지하게 된다.
이때, 천이 검출 신호(ATD1∼ATDn)는 로우 상태로서 신호 합산부(203)에서 논리 조합한 신호(NG2)가 로우 상태이므로 피모스 트랜지스터(PM2)는 턴온 상태를 유지하게 된다.
이에 따라, 인버터(IN2)의 하이 신호(NCOM)가 인버터(IN3)에서 반전되므로 클럭 펄스(ATDSUM)는 로우 상태를 유지하게 된다.
이 후, 칩선택 신호(CS)가 1로 인에이블 상태에서 어드레스의 천이 발생으로 천이 검출 신호(ATD1∼ATDn)중 하나 이상이 하이 레벨로 되면 펄스폭 조정부(102)의 엔모스 트랜지스터(NM1∼NMn)중 해당 트랜지스터가 턴온되어 클럭 발생부(101)는 인버터(IN2)의 출력단(NCOM)이 풀 다운(pull down)되어진다.
이때, 인버터(IN2)는 엔모스 트랜지스터(NM1∼NMn)와 비교하여 매우 큰 저항값을 갖는 소자이므로 출력단(NCOM)의 상태 변화에 영향을 주지 못하므로 상기 출력단(NCOM)의 전위는 로우 레벨로 천이하게 된다.
그리고, 천이 검출 신호(ATD1∼ATDn)중 하나 이상의 신호가 하이가 되면 신호 합산부(203)는 논리조합함에 의해 하이인 신호(NG2)를 출력하므로 클럭 발생부(201)의 피모스 트랜지스터(PM2)가 턴오프 상태가 된다.
이 후, 천이 검출 신호(ATD1∼ATDn)가 로우로 변하면 엔모스 트랜지스터(NM1∼NMn)가 턴오프되고 신호 합산부(203)의 출력(NG2)이 다시 로우 상태가 되어 피모스 트랜지스터(PM2)는 턴오프 상태가 되나, 엔모스 트랜지스터(PM1)는 턴오프 상태이므로 인버터(IN2)의 출력단(NCOM)의 레벨은 거의 플로팅(floating) 상태로 되어 로우 레벨을 유지하게 된다.
이때, 인버터(IN2)의 로우 신호(NCOM)는 지연기(111)를 통해 소정 시간 지연된 후 인버터(IN4)에서 하이 신호로 반전되므로 낸드게이트(ND1)의 출력 신호(NG1)가 로우로 되어 피모스 트랜지스터(PM1)가 턴온되어 상기 인버터(IN2)의 출력단(NCOM)은 하이 레벨로 천이되어진다.
따라서, 인버터(IN2)의 하이 신호(NCOM)가 인버터(IN3)에서 반전됨에 의해 클럭 펄스(ATDSUM)가 로우가 되며, 이 클럭 펄스(ATDSUM)의 폭은 지연기(111)의 지연 시간과 동일하게 된다.
상기에서 천이 검출 신호(ATD)의 스큐(skew)가 입력되었을 경우 동작 파형은 제5도에 도시한 바와 같다.
즉, 천이 검출 신호(ATDn)가 하이 상태인 경우 낸드게이트(ND1)의 출력 신호(NG1)는 지연기(211)의 지연 시간이 경과한 후 로우로 천이하여 피모스 트랜지스터(PM1)를 턴온시키나, 신호 합산부(203)의 출력(NG2)이 하이 상태를 유지하고 있으므로 피모스 트랜지스터(PM2)는 턴오프 상태를 유지하게 된다.
이 후, 모든 천이 검출 신호(ATD)가 로우 상태가 되면 신호 합산부(203)의 출력신호(NG2)가 로우 상태가 되어 피모스 트랜지스터(PM2)를 턴온시키므로 인버터(IN2)의 출력단(NCOM)을 풀업시키게 된다.
따라서, 천이 검출 신호(ATD)의 스큐 입력시에도 풀업 소자인 피모스 트랜지스터(PM1)(PM2)와 풀다운 소자인 엔모스 트랜지스터(NM1∼NMn)간의 직류 전류 경로가 발생하지 않는다.
이러한 본 고안은 천이 검출 신호(ATD)의 스큐(skew)가 지연기(211)의 지연 시간보다 클 때 비교적 큰 직류 전류를 풀업 소자인 직렬 접속된 피모스 트랜지스터(PM1)(PM2)와 풀다운 소자인 엔모스 트랜지스터(NM1∼NMn)를 통해 흐르게 된다.
특히, 본 고안은 고속의 동작을 필요로 하는 경우 풀업 소자와 풀다운 소자의 전류 구동 능력을 더욱 더 크게 하여 직류 전류의 양도 증가시키게 된다.
상기에서 상세히 설명한 바와 같이 본 발명은 여러 이유에 의해 천이 검출 신호(ATD)가 시간적인 미스-매치(mis-match)를 갖고 입력되는 경우 특히, 미스-매치가 지연 시간보다 큰 경우 풀업 소자와 풀다운 소자사이에 발생하는 직류 전류를 최소화할 수 있고 상기 풀업 소자와 풀다운 소자의 저항비에 의한 단자(NCOM)의 전위 상승을 방지하여 안정된 클럭 펄스를 발생시킬 수 있는 효과가 있다.
Claims (2)
- 어드레스 조합에 의하여 임의의 워드 라인과 임의의 비트 라인의 선택으로 메모리 셀이 선택되는 반도체 메모리에 있어서, 천이 검출 신호(ATD1∼ATDn)를 논리적으로 합하는 신호 합산부(203)와, 칩선택 신호(CS) 및 상기 신호 합산부(203)의 출력 신호(NG2)에 의해 클럭 펄스(ATDSUM)를 발생시키는 클럭 발생부(201)와, 상기 천이 검출 신호(ATD1∼ATDn)에 의해 상기 클럭 발생부(201)의 클럭 펄스(ATDSUM)의 폭을 조정하는 펄스폭 조정부(202)로 구성한 것을 특징으로 하는 반도체 메모리의 활성화 신호 발생회로.
- 제1항에 있어서, 클럭 발생부(201)는 칩선택 신호(CS)를 순차적으로 반전하여 클럭 펄스(ATDSUM)를 발생시키는 인버터(IN1∼IN3)와, 상기 인버터(IN1)의 출력을 소정 시간 지연하는 지연기(211)와, 이 지연기(211)의 출력을 반전하는 인버터(IN4)와, 칩선택 신호(CS)이 1로 인에이블되는 경우 상기 인버터(IN4)의 출력 신호를 출력하는 낸드게이트(ND1)와, 이 낸드게이트(ND1)의 출력 신호(NG1)이 0인 경우 턴온되어 전압(Vcc)을 출력하는 피모스 트랜지스터(PM1)와, 신호 합산부(203)의 출력 신호(NG2)가 0인 경우 상기 피모스 트랜지스터(PM1)의 출력 전압을 상기 인버터(IN2)의 출력단(NCOM)으로 출력하는 피모스 트랜지스터(PM2)로 구성한 것을 특징으로 하는 반도체 메모리의 활성화 신호 발생 회로.
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Applications Claiming Priority (1)
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| KR1019950048724A KR0179774B1 (ko) | 1995-12-12 | 1995-12-12 | 반도체 메모리의 활성화 신호 발생 회로 |
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