JPS60127599A - ダイナミツク型ランダムアクセスメモリ - Google Patents
ダイナミツク型ランダムアクセスメモリInfo
- Publication number
- JPS60127599A JPS60127599A JP58235384A JP23538483A JPS60127599A JP S60127599 A JPS60127599 A JP S60127599A JP 58235384 A JP58235384 A JP 58235384A JP 23538483 A JP23538483 A JP 23538483A JP S60127599 A JPS60127599 A JP S60127599A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- bit
- memory cell
- transistor
- Prior art date
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ダイナミック型ランダムアクセスメモリ（Ｄ
ＲＡＭ） に係り、特にメモリセルアレイの全ビットの
データを同時に消去する消去手段に関するｒ 〔発明の技術的背景〕 近年、半導体メモリの集積度の向上は著しく、これと同
時に、画１象用メモリの容置も増大しつつある。そして
、最近では高解［張度の画像表示 。
ＲＡＭ） に係り、特にメモリセルアレイの全ビットの
データを同時に消去する消去手段に関するｒ 〔発明の技術的背景〕 近年、半導体メモリの集積度の向上は著しく、これと同
時に、画１象用メモリの容置も増大しつつある。そして
、最近では高解［張度の画像表示 。
装置に１画面として１Ｖビツトの画素を表示したり、さ
らには数面面分の画像データを記憶しておいて１画面ず
つ順次表示することが可能になっている。しかも、カラ
ー画【象表示装置用のカラー指定データを含む画１象デ
ータを記憶する場合には、必要とする画像用メモリのビ
ット容量は著しく増大する。
らには数面面分の画像データを記憶しておいて１画面ず
つ順次表示することが可能になっている。しかも、カラ
ー画【象表示装置用のカラー指定データを含む画１象デ
ータを記憶する場合には、必要とする画像用メモリのビ
ット容量は著しく増大する。
現在、画［段用メモリの多くは、ビット当りのコストが
安い理由によりＤＲＡｌｖｒが使用されており、この画
ｆ象用ＤＲＡＭの殆んどはコンピュータのメインメモリ
や端末機器のメモリと同作な市販品が使用されており、
この市販のＤＲＡＭは殆んどが１ビット＃位で読み出し
・祐き込みを行なう１ビツト構成のものである。
安い理由によりＤＲＡｌｖｒが使用されており、この画
ｆ象用ＤＲＡＭの殆んどはコンピュータのメインメモリ
や端末機器のメモリと同作な市販品が使用されており、
この市販のＤＲＡＭは殆んどが１ビット＃位で読み出し
・祐き込みを行なう１ビツト構成のものである。
ところで、上述したような１ビツト構成のＤＲＡＭを使
用した画１象用メモリシステムで一番問題となるのは、
メモリセルアレイの全ビットのデータをクリア（消去）
するのに長い時間がかかることである。つまり、全ビッ
トのデータをクリアするということは全ビットに論理レ
ベル″ＯＩ′のデータを書き込むことであり、１ビツト
構成であれば順番に１ビツトずつ書き込むことになる。
用した画１象用メモリシステムで一番問題となるのは、
メモリセルアレイの全ビットのデータをクリア（消去）
するのに長い時間がかかることである。つまり、全ビッ
トのデータをクリアするということは全ビットに論理レ
ベル″ＯＩ′のデータを書き込むことであり、１ビツト
構成であれば順番に１ビツトずつ書き込むことになる。
このようにクリア動作に要するクリア時間は、高解ｒｅ
度の画像表示装置の普及と共に画１象用メモリのビット
容量が増大するに伴って長くなる一方であり、このクリ
ア時間を短縮することが重要な課題となっている。
度の画像表示装置の普及と共に画１象用メモリのビット
容量が増大するに伴って長くなる一方であり、このクリ
ア時間を短縮することが重要な課題となっている。
本発明は上記の事情に鑑みてなされたもので、メモリセ
ルアレイの全ビットのデータを同時に消去でき、消去時
間を著しく短縮化でき、特に大容量の画像用メモリに好
適なダイナミック型ランダムアクセスメモリを提供する
ものである。
ルアレイの全ビットのデータを同時に消去でき、消去時
間を著しく短縮化でき、特に大容量の画像用メモリに好
適なダイナミック型ランダムアクセスメモリを提供する
ものである。
即ち、本発明は、ダイナミック型メモリセルのスイッチ
ング用１ＪＯｓ｝ランジスタの一端がビット線に接続さ
れ、そのゲート電極がワード線に接続されてなるメモリ
セルアレイを有するＤＲＡｌｖ（において、ワード線が
非選択の状態において全ビット同時消去制御信号を受け
たときに、前記ビット線の電位を、前記スイッチング用
ＭＯＳ｝ランジスタが強制的にオン状態となるのに必要
な所定値に設定する全ビット同時消去手段とを具備する
ことを特徴とするものであム〔発明の実施例〕 以下、図面を参照して本発明の一実施例を詳細に説明す
る。第１図はＮチャンネル型の１ビツト構成のＤＲＡＪ
Ｊ集積回路の一部を示しており、Ｉは一列分のメモリセ
ルアレイである。そして、各メモリセルアレイＩ内に行
列状に配列されたダイナミック型のメモリセル２・・・
は、たとえば１個のスイッチング用のｕｏｓ−ＦＥＴ
（絶縁ゲート型電界効果トランジスタ）３と１個のＶＯ
Ｓキャパシタ４とが直列接続されてなり、上記キャパシ
タ４・・・の一端は適当な電位端（たとえば接地電位）
に接続されており、上記トランジスタ３・・・の一端は
一対のビット線ＢＬ，ＢＬのどちらか一方に接続されて
おり、各トランジスタ３・・・のゲート電極はそれぞれ
相異なるワード線Ｗ’ＬｒＩｇ ＷＬ２ ＋・・・を介
して行デコーダ（図示せず）に接続されている。上記ビ
ット線ＢＬ，ＢＬにはブリチャージ回路およびセンスア
ンプ回路５が接続されており、さらに上記ビット線ＢＬ
，ＢＬは列デコーダ（図示せず）の出力により選択され
る列選択用トランジスタ（ｕｏｓ−ＦＥＴ）ｇ。
ング用１ＪＯｓ｝ランジスタの一端がビット線に接続さ
れ、そのゲート電極がワード線に接続されてなるメモリ
セルアレイを有するＤＲＡｌｖ（において、ワード線が
非選択の状態において全ビット同時消去制御信号を受け
たときに、前記ビット線の電位を、前記スイッチング用
ＭＯＳ｝ランジスタが強制的にオン状態となるのに必要
な所定値に設定する全ビット同時消去手段とを具備する
ことを特徴とするものであム〔発明の実施例〕 以下、図面を参照して本発明の一実施例を詳細に説明す
る。第１図はＮチャンネル型の１ビツト構成のＤＲＡＪ
Ｊ集積回路の一部を示しており、Ｉは一列分のメモリセ
ルアレイである。そして、各メモリセルアレイＩ内に行
列状に配列されたダイナミック型のメモリセル２・・・
は、たとえば１個のスイッチング用のｕｏｓ−ＦＥＴ
（絶縁ゲート型電界効果トランジスタ）３と１個のＶＯ
Ｓキャパシタ４とが直列接続されてなり、上記キャパシ
タ４・・・の一端は適当な電位端（たとえば接地電位）
に接続されており、上記トランジスタ３・・・の一端は
一対のビット線ＢＬ，ＢＬのどちらか一方に接続されて
おり、各トランジスタ３・・・のゲート電極はそれぞれ
相異なるワード線Ｗ’ＬｒＩｇ ＷＬ２ ＋・・・を介
して行デコーダ（図示せず）に接続されている。上記ビ
ット線ＢＬ，ＢＬにはブリチャージ回路およびセンスア
ンプ回路５が接続されており、さらに上記ビット線ＢＬ
，ＢＬは列デコーダ（図示せず）の出力により選択され
る列選択用トランジスタ（ｕｏｓ−ＦＥＴ）ｇ。
７を直列に介して一対のデータ入出力線工１０゜弱に接
続されている。そして、この入出力線Ｉ１０ 、 ｒｌ
ｏは各対応して全ピット同時消去用電源（本ダｊでは接
地電位以下の電位端） ＶＢＨに接続されている。この
消去用電源ＶＢＢとしては、メモＩＪ Ｊｄ源ＶＣＣが
たとえば５ｖの場合にたとえば一３ｖの基板バイアス電
圧を発生する基板バイアス発生回路（図示せず）の出力
を利用することが可能である。また、前記トランジスタ
９゜１００ゲート電極にはメモリチップ外部から入力す
る全ピット同時消去制御信号が導かれる。
続されている。そして、この入出力線Ｉ１０ 、 ｒｌ
ｏは各対応して全ピット同時消去用電源（本ダｊでは接
地電位以下の電位端） ＶＢＨに接続されている。この
消去用電源ＶＢＢとしては、メモＩＪ Ｊｄ源ＶＣＣが
たとえば５ｖの場合にたとえば一３ｖの基板バイアス電
圧を発生する基板バイアス発生回路（図示せず）の出力
を利用することが可能である。また、前記トランジスタ
９゜１００ゲート電極にはメモリチップ外部から入力す
る全ピット同時消去制御信号が導かれる。
一方、１１はデータスクランブル回路であり、これはメ
モリセル２・・・の記憶データ（セルデータ）とメモリ
の人力データあるいは出力データとを一致させるための
ものである。即ち、ＤＲＡＩＪ特有の回路構成としてメ
モリセル２・・・のうち半分はビット！ｆｓＢ乙に接続
され、残りの半分はビット線ＢＬに接続されており、ビ
ット線ＢＬに接続されたメモリセルのセルデータとビッ
ト線孔に接続されたメモリセルのセル−データとは１１
１１ 、 ｗ０＊の論理レベル関係が反転している。
モリセル２・・・の記憶データ（セルデータ）とメモリ
の人力データあるいは出力データとを一致させるための
ものである。即ち、ＤＲＡＩＪ特有の回路構成としてメ
モリセル２・・・のうち半分はビット！ｆｓＢ乙に接続
され、残りの半分はビット線ＢＬに接続されており、ビ
ット線ＢＬに接続されたメモリセルのセルデータとビッ
ト線孔に接続されたメモリセルのセル−データとは１１
１１ 、 ｗ０＊の論理レベル関係が反転している。
そこで、ビット線ＢＬに接続されたメモリセルを指定す
るアドレス信号Ａ１またはビット線ＢＬに接続されたメ
モリセルを指定するアドレス信号Ａ１のいずれかの入力
時にデータ入出力回路Ｉ２と入出力線ｒ１０ 、 Ｉｌ
ｏとの間でデータ論理レベルを反転させるために前記デ
ータスクランブル回路１１が挿入されている。第２図は
上記データスクランブル回路ＩＩの一例を示しており、
データ入力用の排他間オアゲート２Ｉは、一方の入力端
にデータ入出力回路Ｚ２のデータ入力回路部からの入力
データが導かれ、その他方の入力端にたとえば前記アド
レス１８号ＡＩ （ま念はｉ）が導かれ、その出力（書
き込みデータ）はデータ入出力線に導かれている。
るアドレス信号Ａ１またはビット線ＢＬに接続されたメ
モリセルを指定するアドレス信号Ａ１のいずれかの入力
時にデータ入出力回路Ｉ２と入出力線ｒ１０ 、 Ｉｌ
ｏとの間でデータ論理レベルを反転させるために前記デ
ータスクランブル回路１１が挿入されている。第２図は
上記データスクランブル回路ＩＩの一例を示しており、
データ入力用の排他間オアゲート２Ｉは、一方の入力端
にデータ入出力回路Ｚ２のデータ入力回路部からの入力
データが導かれ、その他方の入力端にたとえば前記アド
レス１８号ＡＩ （ま念はｉ）が導かれ、その出力（書
き込みデータ）はデータ入出力線に導かれている。
また、データ出力用の排他的オアゲート２２は、一方の
入力端に入出力線のデータ（読み出しデータ）が導かれ
、その他方の入力端に前記アドレス信号Ａ１ （または
后）が導かれ、その出力はデータ入出力回路Ｉ２のデー
タ出力回路部の入力として導かれている。したがって、
上記アドレス信号がＩＩＱルベルのときには、上記オア
ゲート２１．２２それぞれの入力データはその−１４の
論理レベルで出力し、前記ケトレス信号が１１ルベルの
ときには、オアゲート２１゜２２それぞれの人力データ
は論理レベルが反転されて出力するようになる。
入力端に入出力線のデータ（読み出しデータ）が導かれ
、その他方の入力端に前記アドレス信号Ａ１ （または
后）が導かれ、その出力はデータ入出力回路Ｉ２のデー
タ出力回路部の入力として導かれている。したがって、
上記アドレス信号がＩＩＱルベルのときには、上記オア
ゲート２１．２２それぞれの入力データはその−１４の
論理レベルで出力し、前記ケトレス信号が１１ルベルの
ときには、オアゲート２１゜２２それぞれの人力データ
は論理レベルが反転されて出力するようになる。
次に、上記構成のＤ ＲＡ ＩＪにおける動作を説明す
る。通常の書き込み・読み出しに際してはトランジスタ
９．ＩＯはオフ状態になっている点を除いて通常のＤＲ
ＡＶＬにおけると同様の動作が行なわれるものであり、
この動作は良く知られているのでその詳述を省略する。
る。通常の書き込み・読み出しに際してはトランジスタ
９．ＩＯはオフ状態になっている点を除いて通常のＤＲ
ＡＶＬにおけると同様の動作が行なわれるものであり、
この動作は良く知られているのでその詳述を省略する。
一方、ワード線の非選択状態（メモリセルの選択を行な
ってい々い状態）において、メモリチップ内のメモリセ
ルアレイの全ビットのデータを同時に消去する（０“デ
ータを％Ｆき込む）動作は、メモリチップ外（＜ｐから
１１ルベルの全ピット同時消去制御信号が人力すること
によって行なわれる。
ってい々い状態）において、メモリチップ内のメモリセ
ルアレイの全ビットのデータを同時に消去する（０“デ
ータを％Ｆき込む）動作は、メモリチップ外（＜ｐから
１１ルベルの全ピット同時消去制御信号が人力すること
によって行なわれる。
この場合、列デコーダ出力および行デコーダ出力は全て
接地電位であるが、上記人力によってトランジスタ９．
ＩＯがオン＃態に制御され、入出力線■力、霧が基板バ
イアス電圧ＶＢＢ（たとえば−３ｖ）まで低下するので
、列選択用トランジスタ６．７およびメモリセル２・・
・のトランジスタ３は全てオン枦態になる。これによっ
て、メモリセル２・・・のうぢぞれまで″１′データが
鳴き込まれていたメモリセルのキャパシタ４・・・の電
荷は上記トランジスタ３・・・、ピットｉＢＬまたは「
Ｌｌ トランジスタ６または７、入出力線Ｉ１０または
Ｉｌｏ、）ランジスタ９゛またはＩＯを通じて放電して
し−まい、そ牙１．までに″０″レベルが書き込まれて
いたメモリセル６：ｔそのま捷の状態で変らない。した
がって、全てのメモリセル２・・・は同時にＩＩ Ｑ
ＩＴレベルがそ；き込゛まれた（消去された）ことにな
る。この状態のとき、前記データスクランブル回路ＩＩ
の動作によってメモリの出力データの全ビットがｌ′θ
″の状態になる。
接地電位であるが、上記人力によってトランジスタ９．
ＩＯがオン＃態に制御され、入出力線■力、霧が基板バ
イアス電圧ＶＢＢ（たとえば−３ｖ）まで低下するので
、列選択用トランジスタ６．７およびメモリセル２・・
・のトランジスタ３は全てオン枦態になる。これによっ
て、メモリセル２・・・のうぢぞれまで″１′データが
鳴き込まれていたメモリセルのキャパシタ４・・・の電
荷は上記トランジスタ３・・・、ピットｉＢＬまたは「
Ｌｌ トランジスタ６または７、入出力線Ｉ１０または
Ｉｌｏ、）ランジスタ９゛またはＩＯを通じて放電して
し−まい、そ牙１．までに″０″レベルが書き込まれて
いたメモリセル６：ｔそのま捷の状態で変らない。した
がって、全てのメモリセル２・・・は同時にＩＩ Ｑ
ＩＴレベルがそ；き込゛まれた（消去された）ことにな
る。この状態のとき、前記データスクランブル回路ＩＩ
の動作によってメモリの出力データの全ビットがｌ′θ
″の状態になる。
即ち、上述したように同時消去手段を備えたＤＲＡＭに
よれば、従来のビット単位での順次消去に比べて消去時
間を著しく短縮することが可能である。
よれば、従来のビット単位での順次消去に比べて消去時
間を著しく短縮することが可能である。
なお、本発明は上記実施列に限゛ることなく、種々の変
形実施が可能である。たとえば、前記データスクランブ
ル回路１１をメモリチップとは別のチップに形成しても
よく、この場合には外部のデータスクランブル回路をメ
モリチップのデータ入出力用ビンを介して前記入出力線
エカ、刀に接続すればよい。
形実施が可能である。たとえば、前記データスクランブ
ル回路１１をメモリチップとは別のチップに形成しても
よく、この場合には外部のデータスクランブル回路をメ
モリチップのデータ入出力用ビンを介して前記入出力線
エカ、刀に接続すればよい。
また、前記全ビット同時消去制御用トランジスタ９．Ｉ
Ｏは、入出力線Ｉ１０ 、 四を介することなく１α接
にビット線ＢＬ、ＢＬに接続するようにしてもよい。
Ｏは、入出力線Ｉ１０ 、 四を介することなく１α接
にビット線ＢＬ、ＢＬに接続するようにしてもよい。
また、Ｐチャンネル型の）ＩＯ８−ＦＥＴを用いるＤＲ
ＡＭの場合には、全ビット同時消去制御用トランジスタ
対の一端側を接地電位以上の電位端に接続するように変
更すれば、上記実施９１１の動作に準じて同時消去が可
能である。
ＡＭの場合には、全ビット同時消去制御用トランジスタ
対の一端側を接地電位以上の電位端に接続するように変
更すれば、上記実施９１１の動作に準じて同時消去が可
能である。
また１２本発明はバイト単位でデータの人出力を行なう
バイト構成のＤＲＡＭに適用して全ビットの同時消去を
行なうことも可能であり、消去時間の短縮化を図ること
ができる。
バイト構成のＤＲＡＭに適用して全ビットの同時消去を
行なうことも可能であり、消去時間の短縮化を図ること
ができる。
上述したように本発明のＤＲＡＭによれは、メモリセル
アレイの全ビットのデータを同時（（消去できるので、
消去時間を従来に比べて馨しく短縮化でき、特に大容椴
の画１象用メモリに適用した場合に大きな効果が得られ
る。
アレイの全ビットのデータを同時（（消去できるので、
消去時間を従来に比べて馨しく短縮化でき、特に大容椴
の画１象用メモリに適用した場合に大きな効果が得られ
る。
第１図は本発明に係るダイナミック型ランダムアクセス
メモリの一実施例を示す構成説明図、第２図は第１図の
データスクランブル回路の一例を示す回路図である。 Ｉ・・・メモ男セルアレイ、２・・・メモリセル、３・
・・スイッチング用ＭＯ８）ランジスタ、４・・・Ｍ０
Ｓキャパシタ、６，７・・・列選択用ＭＯ８）ランジス
タ、８・・・全ビット同時消去制御回路、９゜１Ｏ・・
・ＭＯＳ）ランジスタ、１１・・・データスクランブル
回路、’ＢＬ、ＢＬ・・・ビットｍ 、ＷＬＩ＋ＷＬ２
・・・ワード線、Ｉｌｏ 、 Ｉｌｏ・・・データ入出
力縁。
メモリの一実施例を示す構成説明図、第２図は第１図の
データスクランブル回路の一例を示す回路図である。 Ｉ・・・メモ男セルアレイ、２・・・メモリセル、３・
・・スイッチング用ＭＯ８）ランジスタ、４・・・Ｍ０
Ｓキャパシタ、６，７・・・列選択用ＭＯ８）ランジス
タ、８・・・全ビット同時消去制御回路、９゜１Ｏ・・
・ＭＯＳ）ランジスタ、１１・・・データスクランブル
回路、’ＢＬ、ＢＬ・・・ビットｍ 、ＷＬＩ＋ＷＬ２
・・・ワード線、Ｉｌｏ 、 Ｉｌｏ・・・データ入出
力縁。
Claims (6)
- （１）ダイナミック型メモリセルのスイッチング用ｈ４
０ｓ）ランジスタの一端がビット線に接続され、そのゲ
ート電極がワード線に接続されてなるメモリセルアレイ
と、上記ワード線が非選択の状態において全ビット同時
消去制御信号を受けたときに、前記ビット線の電位を、
前記スイッチング用１．！ＯＳトランジスタが強制的に
オン状態となるのに必要な所定値に設定する全ビット同
時消去手段とを具備することを特徴とするダイナミック
型ランダムアクセスメモリ。 - （２）前記全ビット同時消去手段は、ビット線に列選択
用ＭＯ８）ランジスタを介して接続されたデータ入出力
線の電位を所定値に設定することを特徴とする特許 記載のダイナミック型ランダムアクセスメモリ。 - （３）前記全ビット同時消去手段は、同時消去用の設定
電位として基板バイアス発生囲路の電位を用いることを
特徴とする前記特許請求の範囲第１項または第２項に記
載のダイナミック型ランダムアクセスメモリ。 - （４）前記全ビット同時消去手段は、同時消去用電位に
設定すべき線と所定電圧ふとの間に挿入され、ゲート電
極に前記全ビット同時消去制御信号が印加されるｒＪ
Ｏ Ｓ ｝ランジスタからなることを特徴とする前記特
許請求の範囲第１項または第２項記載のダイナミック型
ランダムアクセスメモリー。 - （５）前記ｕｏｓトランジスタはＮチャンネル型であり
、同時消去用の設定電位は接地％，位より低いことを特
徴とする前記時ｈ′［請求の福′（間第１項ま之は第２
項記載のダイナミック型ランダムアクセスメモリ。 - （６）前記ビット線に列選択用１ＪＯＳ｝ランジスタを
介して接続されるデータ人出力線に、メモリの人出力デ
ータとメモリセルに記憶され之セルデータとを一致させ
るためのデータスクランブル回路を接続してなることを
特徴とする特許 載のダイナミック型ランダムアクセスメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58235384A JPS60127599A (ja) | 1983-12-14 | 1983-12-14 | ダイナミツク型ランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58235384A JPS60127599A (ja) | 1983-12-14 | 1983-12-14 | ダイナミツク型ランダムアクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60127599A true JPS60127599A (ja) | 1985-07-08 |
Family
ID=16985280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58235384A Pending JPS60127599A (ja) | 1983-12-14 | 1983-12-14 | ダイナミツク型ランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60127599A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6148192A (ja) * | 1984-08-11 | 1986-03-08 | Fujitsu Ltd | 半導体記憶装置 |
-
1983
- 1983-12-14 JP JP58235384A patent/JPS60127599A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6148192A (ja) * | 1984-08-11 | 1986-03-08 | Fujitsu Ltd | 半導体記憶装置 |
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