JPH0320836B2 - - Google Patents

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JPH0320836B2
JPH0320836B2 JP58214155A JP21415583A JPH0320836B2 JP H0320836 B2 JPH0320836 B2 JP H0320836B2 JP 58214155 A JP58214155 A JP 58214155A JP 21415583 A JP21415583 A JP 21415583A JP H0320836 B2 JPH0320836 B2 JP H0320836B2
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transistor
gate
signal
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word line
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Fujitsu Ltd
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    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】 発明の技術分野 本発明は、ダイナミツクランダムアクセスメモ
リ装置に関し、特にスタテイツクランダムアクセ
スメモリと同様にサイクルタイムが短かく、かつ
いわゆるリードモデイフアイライト動作が可能な
ダイナミツクランダムアクセスメモリに関する。
技術の背景 近年、ダイナミツクランダムアクセスメモリ
（以下単にDRAMと称する）が画像データを蓄積
するために多く用いられてきている。画像データ
を蓄積するために用いられるメモリ装置に要求さ
れる特性は単位時間により多くのデータを読み出
しかつ書き込みできることであり、このためには
サイクルタイムが短かいことが必要とされる。こ
のような観点から、一般的なDRAMを考えてみ
るに、ダイナミツク回路の特質として動作にさき
だち回路各部をプリチヤージすることが必要であ
り、このプリチヤージのための時間がアクセスタ
イムと同程度必要であるためサイクルタイムが長
くなり、その結果として単位時間当たりに読み書
きできるデータ量が少なくなつている。したがつ
て、画像メモリ等にDRAMを用いるためには、
このプリチヤージ時間がサイクルタイムに悪影響
を与えないようにする工夫が必要とされる。
従来技術と問題点 従来、上述のようなDRAMの欠点を除去する
ため、DRAMの有する高集積度とスタテイツク
ランダムアクセスメモリの短かいサイクルタイム
の両者の特徴を合わせ持つスタテイツクコラム型
DRAMが考案されている（1983年ISSCC、64な
いし65頁参照）。このDRAMは、ページモードで
はアクセスタイムとサイクルタイムとがほぼ同じ
であり単位時間に読み書きできるデータ量が多い
というSRAMの特徴を持つているため画像メモ
リとして使用するに足る性能を有している。
しかしながら、この従来形のDRAMはスタテ
イツク回路を含むため装置の消費電力がかなり大
きくなるという不都合があつた。
前述の従来形のDRAMの欠点を改善するため、
本件出願人は先に、スタテイツク回路を用いるこ
となくアクセスタイムと同等にサイクルタイムを
短縮することができるメモリ装置を提案した（特
開昭56−137585参照）。このメモリ装置において
は、DRAMを構成する各回路がその動作が終了
した後自動的にプリチヤージされるようにするこ
とにより、サイクルタイムの短縮化が図られてい
る。
しかしながら、このような従来形のDRAMに
おいては、ほとんどすべての回路が所要の動作を
終了した後自動的にプリチヤージされリセツト状
態となるため、一般的なDRAMにおいて可能で
あつたリードモデイフアイライト動作が不可能と
なり、一般的なDRAMとの互換性がなくなると
いう不都合があつた。
発明の目的 本発明の目的は、前述の従来形における問題点
に鑑み、ダイナミツクランダムアクセスメモリに
おいて、少なくともアドレスバツフア以前の回路
は内部動作終了後自動的にリセツトを行ない少な
くともデコーダのドライブ回路以後の回路は外部
信号によりプリチヤージ動作が開始されるとリセ
ツトを開始するという構想に基づき、機能的に従
来のダイナミツクランダムアクセスメモリと互換
性を保ちながらサイクルタイムを短縮すると共
に、高集積度かつ低消費電力のメモリ装置を実現
できるようにすることにある。
発明の構成 本発明においては、 アドレスストローブにもとづきアクセス動作が
開始され、アドレス信号がアドレスバツフアを介
してローデユーダに印加され、ローデコーダの出
力がドライブ回路を介してワード線に印加されて
メモリセルがアクセスされ、少なくとも前記アド
レスバツフア及び前記ローデコーダはその動作終
了後アドレスストローブ信号で規定される動作期
間よりも短い所定時間内にリセツトを行ない、少
なくとも前記ドライブ回路及びその後段の回路は
該所定時間経過後ほぼアドレスストローブ信号で
規定される動作期間が終了するまでリセツトされ
ない様に制御されるダイナミツクランダムアクセ
スメモリであつて、 前記ドライブ回路は ワードドライブ信号WDをドレインに受け前記
ワード線WLに選択的に転送する第１トランジス
タＱ４と、 該第１トランジスタのゲートと前記ローデコー
ダの出力端との間に接続された第２トランジスタ
Ｑ３と、 前記第１トランジスタのゲートとソース間に接
続された第３トランジスタＱ５とを有し、 前記第２トランジスタのゲートには、前記ロー
デコーダ出力が前記第１トランジスタのゲートに
転送されたのち非導通となるように第１制御信号
φ０が印加され、 前記ローデコーダ出力が選択レベルのときは前
記第３トランジスタが非導通となり、非選択レベ
ルのときは導通する様に、前記ワードドライブ信
号が供給された後に立ち上がる第２制御信号φ１
が前記第３トランジスタのゲートに印加されるこ
とを特徴とするダイナミツクランダムアクセスメ
モリ装置、が提供される。
発明の実施例 本発明の実施例に係わるDRAMにつき説明す
る前に従来形のDRAMを図面を参照して説明す
る。第１図は、従来形のDRAMの概略の構成を
示す。同図のDRAMは、メモリセルMCが複数
個マトリクス状に配置されたセルアレイ１、ワー
ド線を選択するためのローデコーダ２およびロー
アドレスバツフア３、センスアンプ４、入出力ゲ
ート５、コラム線即ちビツト線を選択するための
コラムデコーダ６およびコラムアドレスバツフア
７、データ読み出し用のデータ出力バツフア８、
データ書き込み用のデータ入力バツフア９、そし
てそれぞれローアドレスストロープ信号、
コラムアドレスストロープ信号およびライ
トイネープル信号に応じて各部に制御信号を
供給するロー制御部１０、コラム制御部１１、お
よび読み書き制御部１２を具備する。
第２図を参照して第１図のDRAMの動作を説
明する。ローアドレスストローブ信号が時
刻tR0において立ち下がり、ローアドレスバツフ
ア３により入力アドレス信号ADDから非反転お
よび反転ローアドレス信号RAおよびが時刻
tR1において出力されたローデコーダ２に入力さ
れる。ローデコーダ２はワード線WLを選択する
ため該ワード線WLに高レベルの選択信号を印加
する。これにより、ワード線WLに接続される各
メモリセルのデータが読み出されて各ビツト線
BLに出力される。一方、時刻tCOにおいてコラム
アドレスストロープ信号が立ち下がり、コ
ラムアドレスバツフア７により入力アドレス信号
ADDから非反転および反転コラムアドレスCAお
よびが作成されてコラムデコーダ６に印加さ
れる。コラムデータ６は入力された非反転および
反転コラムアドレス信号CAおよびに基づき選
択コラムに対応するコラム選択信号CLを高レベ
ルとする。これにより、各ビツト線およびセンス
アンプ４を介して出力された読み出し信号のうち
選択ビツト線に対応する信号が選択されてデータ
バスDBに出力され、データ出力バツフア８を介
して読み出しデータDoutとして出力される。次
に、時刻tWOにおいてライトイネーブル信号が
高レベルから低レベルに立ち上がると、書き込み
データDinがデータ入力バツフア９およびデータ
バスDBを介して入出力ゲート５に入力される。
この時、選択ワード線WL上の信号およびコラム
選択信号CL等はリセツトされていないので、メ
モリセルMCが選択された状態となつており、こ
のデータバスDBから書き込みデータが入出力ゲ
ート５を介して選択ビツト線BLに入力され選択
メモリセルMCにデータ書き込みが行なわれる。
その後、時刻tR4においてローアドレスストロー
プ信号およびコラムアドレスストローブ信
号が共に立ち上がると、非反転および反転
ローアドレスRAおよび、ワード線WL、ビツ
ト線BL、非反転および反転コラムアドレス信号
CAおよび、コラム選択信号CL、データバス
DB等がリセツトされる。そして、その、所定の
リセツト期間を経過した時刻tR5において再びロ
ーアドレスストローブ信号が立ち下がるこ
とにより次のアクセス動作が行なわれる。このよ
うに、同じアクセスサイクル内で同一の選択メモ
リセルに対しデータの読み出しおよび書き込みを
行なう動作をリードモデイフアイライト動作と称
する。
ところが、第２図に示す動作を行なうDRAM
においては、ローアドレスストローブ信号等が低
レベルから高レベルになつたことによつて初めて
回路各部のリセツトが行なわれるため、次のアク
セス動作を行なう前に回路各部のプリチヤージを
行なうための時間が必要となり、その結果サイク
ルタイムが長くなるという不都合があつた。
第３図は、上述の従来形における不都合を解消
するために本出願人が提案したDRAMの動作を
示す。このDRAMの構成は概略的には第１図の
ものと同じであるからその詳細な説明は省略し、
第３図を参照してその動作を説明する。第３図に
おいて、時刻t0においてローアドレスストローブ
信号が立ち下がると、第２図と同様に非反
転および反転ローアドレス信号RAおよびが
ローアドレスバツフア３から出力されローデコー
ダ２によつて選択ワード線WLに高レベルの信号
が印加される。これにより該ワード線WLに接続
された各メモリセルMCから各ビツト線BLに読
み出しデータが出力される。この場合、非反転お
よび反転ローアドレス信号RAおよびはワー
ド線WLの選択動作が終了すると自動的にリセツ
トされ、またワード線WLの選択信号もメモリセ
ルMCからデータ読み出しが行なわれた後は自動
的にリセツトされる。
一方、ローアドレスストローブ信号より
やや遅れてコラムアドレスストローブ信号
が立ち下がり、コラムアドレスバツフア７から同
様にして非反転および反転コラムアドレス信号
CAおよびが出力される。そして、コラムデコ
ータ６がこれらのアドレス信号CAおよびに基
づきコラム選択信号CLを生成して入出力ゲート
５に印加する。これにより、所定のビツト線が選
択されて該ビツト線からデータバスDBに読み出
しデータが転送され、データ出力バツフア８を介
して読み出しデータDoutとして出力される。こ
の場合、非反転および反転コラムアドレス信号
CAおよび、コラム選択信号CLおよびデータ
バスDB上の読み出し信号はそれぞれ例えば所定
時間後に自動的にリセツトされる。そして、ロー
アドレスストローブ信号およびコラムアド
レスストローブ信号が立ち上がるとデータ
出力バツフア８から出力される読み出しデータ
Doutもリセツトされる。
第３図の動作を行なうDRAMにおいては、ロ
ーアドレスストローブ信号が立ち上がる以
前にほとんどの信号がリセツトされているため、
時刻t2においてローアドレスストローブ信号
が立ち上がつた後次のアクセスサイクルが開始さ
れる時刻t3に至るリセツト期間を短かくすること
が可能になり、DRAMのサイクルタイムを短縮
することができる。ところが、前述のようにこの
ような動作を行なうDRAMにおいては各回路の
信号が該回路が所要の動作を終了した後自動的に
リセツト即ちプリチヤージされるため、リードモ
デイフアイライト動作が不可能になるという不都
合があつた。
第４図は、このような従来形のDRAMの有す
る欠点を解消するために考案された本発明の１実
施例に係わるDRAMの構成を示す。同図の
DRAMは、第１図のDRAMと同様に、セルアレ
イ１、ローデコーダ１３、ローアドレスバツフア
３、センスアツプ４、入出力ゲート５、コラムデ
コーダ１４、コラムアドレスバツフア７、データ
出力バツフア８、データ入力バツフア９、ロー制
御部１５、コラム制御部１６、および読み書き制
御部１７を具備する。但し、第４図のDRAMに
おいては、ローデコーダ１３内のノアゲート部と
ワードドライバ部との間を切り離すことができる
ように構成されている。また、コラムデコーダ１
４も同様に、ノアゲート部とコラムドライバ部と
の間を切り離すことができるように構成されてい
る。これらのローデコーダ１３およびコラムデコ
ーダ１４の内部構成は後に詳細に説明する。
次に、第５図を参照して第４図のDRAMの動
作を説明する。時刻t0においてローアドレススト
ローブ信号が立ち下がり、ついでローアド
レスバツフア３が入力アドレス信号ADDに基づ
き非反転および反転ローアドレス信号RAおよび
RAを出力してローデコーダ１３のノアゲートに
入力する。これにより、該ノアゲートからワード
ドライバを介して選択ワード線WLに例えば高レ
ベルの選択信号が印加される。これにより、選択
ワード線WLに接続された各メモリセルMCから
データが読み出され各ビツト線BLおよびセンス
アンプ４を介して入出力ゲート５に入力される。
この場合、ローアドレスバツフア３およびローデ
コーダ１３のノアゲートはそれぞれ動作終了後に
自動的にリセツトされる。但し、ローデコーダ１
３のワードドライバおよびワード線WLは例えば
ローアドレスストローブ信号が立ち上がる
までリセツトされない。
一方、ローアドレスストローブ信号の立
ち下がりからやや遅れてコラムアドレスストロー
ブ信号が立ち下がると、コラムアドレスバ
ツフア７は入力アドレス信号ADDに基づき非反
転および反転コラムアドレス信号CAおよびを
生成してコラムデコーダ１４のノアゲートに入力
する。これにより、該ノアゲートは選択信号を発
生し、該選択信号はコラムデコーダ１４のコラム
ドライバを介してコラム選択信号CLとして入出
力ゲート５に印加される。なお、コラム選択信号
CLは例えば選択コラム、即ち選択ビツト線に対
応するものだけが高レベルとされる。したがつ
て、コラム選択信号CLの印加された入出力ゲー
トが開かれ選択メモリセルMCからの読み出しデ
ータが選択ビツト線BL等を介してデータバスDB
に転送され、データ出力バツフア８を介して読み
出しデータDoutとして出力される。この場合、
コラムアドレスバツフア７およびコラムデコーダ
１４のノアゲートは共にそれぞれの回路の動作が
終了した後自動的にリセツト即ちプリチヤージさ
れる。但し、コラムデコーダ１４のコラムドライ
バ以後の回路は例えばローアドレスストローブ信
号の立ち上がり時点までリセツトされない。
したがつて、上述のようにしてデータ出力バツ
フア８から読み出しデータDoutが出力された後
もワードドライバ以後の回路およびコラムドライ
バ以後の回路はリセツトされておらず、メモリセ
ルMCが依然として選択状態となつている。この
状態で、ライトイネーブル信号を高レベルか
ら低レベルに変化させ書き込みデータDinをデー
タ入力バツフア９およびデータバスDBを介して
入出力ゲート５に入力することにより該選択メモ
リセルMCにデータ書き込みを行なうことができ
る。即ち、リードモデイフアイライト動作を行な
うことができる。このように、第４図のDRAM
においては、ローデコーダおよびコラムデコーダ
のノアゲート以前の回路をそれぞれの回路の動作
終了後自動的にリセツトするため、ローアドレス
ストローブ信号の立ち上がり時点t3から立ち
下がり時点t4までのプリチヤージ時間を短かくで
きる。一方各デコーダのドライバ以後の回路は時
刻t3よりリセツトを開始するが、これらのリセツ
トは、次のサイクルでノアゲートが決まる時点t5
までに完了していれば良いので十分なリセツト時
間t3〜t5まであり、t3からt4の時間が短かくても
問題ない。このようにリードモデイフアイライト
動作を可能にしながら時刻t3から時刻t4に至るリ
セツト期間を極めて短かくできる。
第６図は、ローデコーダ１３の内部回路を示
す。同図の回路は、１本のワード線に接続される
回路を示し、ノアゲート部１８、ドライバ１９お
よびこれらの各部を分離するためのトランジスタ
Q3を具備する。ノアゲート部１８は、トランジ
スタQ1およびトランジスタQ20，…，Q2oを具備
し、ドライバ部１９はトランジスタQ4，Q5，…
，Q8を具備する。また、ノアゲート部１８のト
ランジスタQ20，…，Q2oは並列接続され、各ゲ
ートにはワード線の番号に応じて非反転または反
転ローアドレス信号RA0／0，…，RAo／o
が印加されている。
なお、第６図において、、WD、WLR、
φ0、φ1はそれぞれロー制御部１５から出力され
る制御信号である。
第７図を参照して第６図の動作を説明する。ワ
ード線WLが選択状態となる場合は第７図上段の
波形に示すように、時刻t0においてローアドレス
ストローブ信号が立ち下がると時刻t1におい
てローイネーブル信号が立ち下がる。これに
より、トランジスタQ1がカツトオフ状態となり、
時刻t2においてローアドレスバツフアより非反転
および反転ローアドレスバツフア信号RAおよび
RAが適宜各トランジスタQ20，…，Q2oのゲート
に入力される。ワード線WLが選択状態になる場
合は、トランジスタQ20，…，Q2oのゲート電圧
はすべて低レベルとなり、これらのトランジスタ
がすべてカツトオフ状態となるからノードＮ１は
高レベルに保たれる。この時、信号φ0は高レベ
ルにされているからトランジスタQ3がオン状態
となつているが、ノードＮ１の電圧は高レベルで
あるので、該ノードＮ２の電圧も高レベルを推持
している。この状態でワードドライブ信号WDが
高レベルになると、トランジスタQ4のドレイン
ゲート間の容量によつて該トランジスタQ4のゲ
ート即ちノードＮ２の電位が電源Vccよりもさら
に高い値に引き上げられると共に、ワードドライ
ブ信号WDがトランジスタQ4を介してワード線
WLに転送されワード線WLの電位が高レベルに
引き上げられる。次に、時刻t5において信号φ0が
低レベルになり、信号φ1が高レベルになるとト
ランジスタQ3がカツトオフしてノアゲート部１
８とドライバ部１９とが切り離される。この場
合、ノードＮ２の電圧は電源Vccよりも高く、
WL，φ1共に高レベルであるのでトランジスタQ5
はカツトオフ状態に保たれ、またワード線WLは
高レベルのまま保持される。次に、時刻t6におい
てローアドレスバツフアから出力される非反転お
よび反転ローアドレス信号RAおよびが共に
リセツトされて低レベルに変化すると共に、ロー
イネーブル信号が低レベルから高レベルに変
化する。これにより、ノアゲート部１８のトラン
ジスタQ1がオン状態となり、ノードＮ１をプリ
チヤージし、ノアゲートをリセツトするが、トラ
ンジスタQ3がカツトオフ状態でありノアゲート
とドライバ部が切り離されているのでノアゲート
部をリセツトしても問題ない。
このようにして、ドライバ部１９の出力電圧即
ちワード線WLの電圧が高レベルに維持されノア
ゲート部１８以前の回路がリセツトされる。そし
て、この状態で必要に応じてライトイネーブル信
号を低レベルとして書き込み動作が行なわれ
る。そして、時刻t7においてローアドレスストロ
ーブ信号が再び高レベルになると、WDが低
レベルとなると同時にワード線リセツト信号
WLRが高レベルとなつてトランジスタQ7がオン
となりノードＮ３の電位を高レベルに引き上げ
る。これにより、トランジスタQ6がオン、トラ
ンジスタQ8がオフとなつてワード線WLの電位が
低レベルに引き下げられワード線WLのリセツト
が行なわれる。
ワード線が低レベルにリセツトされた後、φ1
を低レベルに立ち下げ、φ0を高レベルに立ち上
げる。これによりトランジスタQ5はカツトオフ
状態に、トランジスタQ3はオン状態になる。
ワード線WLが非選択状態になる場合は、ロー
アドレスストローブ信号およびローイネー
ブル信号がそれぞれ立ち下がつた後、ローア
ドレスバツフアから入力される非反転および反転
ローアドレス信号RAおよびによりノアゲー
ト部１８のトランジスタQ20，…，Q2oのうちの
少なくとも１つがオンとなりノードＮ１の電位が
時刻t3において高レベルから低レベルに変化す
る。この時信号φ0は高レベルとされているから
トランジスタQ3がオンとなつており、したがつ
てノードＮ２の電圧も高レベルから低レベルに変
化する。そして、時刻t4において、ワード線ドラ
イブ信号WDが高レベルになつた場合にもトラン
ジスタQ4がカツトオフしているから、ワード線
WLの電位は低レベルの状態に保たれる。時刻t5
において信号φ0が高レベルから低レベルに変化
し信号φ1が低レベルから高レベルに変化すると、
トランジスタQ3がカツトオフしノアゲート部１
８とドライバ部１９とが切り離される。この時、
トランジスタQ5がオン状態となり、ノードＮ２
の電圧を低レベルにクランプし、該ノードＮ２が
ワード線ドライブ信号WDの印加によつて高レベ
ルのフローテイング状態となることが防止され、
メモリの動作の安定化が図られる。次に、時刻t6
において、ローアドレスバツフアがリセツトされ
て非反転および反転ローアドレス信号RAおよび
RAが共に低レベルとされ、かつローイネーブル
信号が高レベルに引き上げられる。これによ
り、ノアゲート部１８のトランジスタQ1がオン
となり、トランジスタQ20，…，Q2oがすべてオ
フであるのでノードＮ１の電圧が高レベルにプリ
チヤージされる。そして、時刻t7において、ロー
アドレスストローブ信号が再び低レベルか
ら高レベルに立ち上がるとWDが低レベルとなる
と同時にワード線リセツト信号WLRが高レベル
となりワード線WLのリセツトを行なうが、ワー
ド線WLが非選択の場合にはすでに低レベルにな
つているので該ワード線WLの電位変化はない。
ワード線を低レベルにリセツトされた後、φ1
を低レベルに立ち下げ、φ0を高レベルに立ち上
げる。これによりトランジスタQ5はカツトオフ
状態にトランジスタQ3はオン状態になる。トラ
ンジスタQ3がオンとなる事によりＮ２がＮ１よ
りチヤージアツプされる。チヤージアツプが完了
した時点で次のサイクルのRAの信号を受け
付け可能状態となる。
ここでが立ち上がつてから実際にRA
が出力されるまでは時間t0〜t2がかかるためφ0，
φ1が反転する時点t9では次のサイクルを開始する
事ができる。このようにが高レベルの期間、
すなわちプリチヤージ期間を短かくできる。（t7
〜t9） 発明の効果 このように、本発明によれば、ダイナミツクラ
ンダムアクセスメモリにおいて、デーコダ回路の
ノアゲート以前の回路、あるいは少なくともアド
レスバツフア以前の回路は該回路の動作終了後短
時間でリセツトされ、ワード線等のドライバ以後
の回路はアドレスストローブ信号で規定される動
作期間が終了するまでリセツトされないようにし
たから、アクセス動作に先立つて行なわれるプリ
チヤージ動作の期間を極めて短かくすることが可
能になりサイクルタイムを大幅に短縮することが
できると共に、リードモデイフアイライト動作が
可能であるから従来形のダイナミツクランダムア
クセスメモリと完全な互換性を保つことが可能に
なる。
また本発明によれば第１トランジスタのゲート
とソース間に第３トランジスタＱ５が接続され、
この第３トランジスタＱ５はローデコーダが非選
択レベルを出力しているとき第２制御信号を与え
ると導通して第１トランジスタのゲート・ソース
間を短絡し、第１トランジスタが確実にオフに保
たれ、誤動作を生ずることなく、一方、ローデコ
ーダの出力が選択レベルのとき、第２制御信号を
立上げても第３トランジスタＱ５のゲート・ソー
スが共にハイレベルなので、第３トランジスタＱ
５はオフしたままであり、選択レベルの出力には
影響を与えない利点がある。
【図面の簡単な説明】
第１図は、従来形のDRAMの構成を示すブロ
ツク回路図、第２図および第３図はそれぞれ従来
形のDRAMの動作を示す波形図、第４図は本発
明の１実施例に係わるDRAMの構成を示すブロ
ツク回路図、第５図は第４図のDRAMの動作を
説明するための波形図、第６図は第４図の
DRAMに用いられているデコーダ回路の詳細を
示す電気回路図、そして第７図は第６図の回路の
動作を示す波形図である。 １……セルアレイ、２，１３……ローデコー
ダ、３……ローアドレスバツフア、４……センス
アンプ、５……入出力ゲート、６，１４……コラ
ムデコーダ、７……コラムアドレスバツフア、８
……データ出力バツフア、９……データ入力バツ
フア、１０，１５……ロー制御部、１１，１６…
…コラム制御部、１２，１７……読み書き制御
部、１８……ノアゲート部、１９……ドライバ
部、MC……メモリセル、WL……ワード線、BL
……ビツト線、Q1，Q20，…，Q2o，Q3，…，Q8
……トランジスタ。

Claims (1)

  1. 【特許請求の範囲】 １ アドレスストローブにもとづきアクセス動作
    が開始され、アドレス信号がアドレスバツフアを
    介してローデコーダに印加され、ローデコーダの
    出力がドライブ回路を介してワード線に印加され
    てメモリセルがアクセスされ、少なくとも前記ア
    ドレスバツフア及び前記ローデコーダはその動作
    終了後アドレスストローブ信号で規定される動作
    期間よりも短い所定時間内にリセツトを行い、少
    なくとも前記ドライブ回路及びその後段の回路は
    該所定時間経過後ほぼアドレスストローブ信号で
    規定される動作期間が終了するまでリセツトされ
    ない様に制御されるダイナミツクランダムアクセ
    スメモリであつて、 前記ドライブ回路は ワードドライブ信号WDをドレインに受け前記
    ワード線WLに選択的に転送する第１トランジス
    タＱ４と、 該第１トランジスタのゲートと前記ローデコー
    ダの出力端との間に接続された第２トランジスタ
    Ｑ３と、 前記第１トランジスタのゲートとソース間に接
    続された第３トランジスタＱ５とを有し、 前記第２トランジスタのゲートには、前記ロー
    デコーダ出力が前記第１トランジスタのゲートに
    転送されたのち非導通となるように第１制御信号
    φ０が印加され、 前記ローデコーダ出力が選択レベルのときは前
    記第３トランジスタが非導通となり、非選択レベ
    ルのときは導通する様に、前記ワードドライブ信
    号が供給された後に立ち上がる第２制御信号φ１
    が前記第３トランジスタのゲートに印加されるこ
    とを特徴とするダイナミツクランダムアクセスメ
    モリ装置。
JP58214155A 1983-11-16 1983-11-16 ダイナミツクランダムアクセスメモリ装置 Granted JPS60115094A (ja)

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