JP2001076493A

JP2001076493A - 強誘電体記憶装置

Info

Publication number: JP2001076493A
Application number: JP24991699A
Authority: JP
Inventors: Junichi Yamada; 淳一山田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-09-03
Filing date: 1999-09-03
Publication date: 2001-03-23
Also published as: KR20010030237A; EP1081713A1; US6438020B1; KR100400048B1; TW487912B

Abstract

(57)【要約】【課題】強誘電体の繰返し読み出し／書き込み回数を向
上させ、高い信頼性を持った、不揮発性強誘電体メモリ
の提供。【解決手段】外部から供給される電源電圧Vddよりも低
く、強誘電体の疲労耐性やインプリント耐性が向上し、
かつ強誘電体の抗電圧よりも高い電圧Vintを発生する降
圧電源回路を備え、Vintを強誘電体容量に印加するため
に、センスアンプや電位供給回路の電源電圧をVintと
し、その他の周辺回路の電源電圧はVddとし、強誘電体
に印加される電圧が大きいほど疲労やインプリントなど
による強誘電体特性の劣化が増大するため、以上のよう
な構成とすることにより、信号電圧減少の影響を最小に
して、繰り返し動作回数を向上させることができ、従来
の強誘電体記憶装置よりも、読み出し／書き込みの信頼
性を大幅に改善することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関し、特に強誘電体材料を用いた強誘電体記憶
装置に関する。

【０００２】

【従来の技術】強誘電体材料よりなる容量（「強誘電体
容量」という）は、印加電圧と分極の間にヒステリシス
特性を持つ。このため、メモリセルに強誘電体容量を用
いた強誘電体記憶装置は、強誘電体容量に電圧を印加し
てデータを書き込んだ後、印加電圧を０Vとしても残留
分極によりデータを保持することができる。従って、こ
の特性を利用して不揮発性強誘電体記憶装置を構成する
ことができる。

【０００３】強誘電体記憶装置では、読み出しの際、強
誘電体容量に電圧を印加することで、メモリセル記憶デ
ータの０／１に応じたビット線電位を発生させ、センス
アンプにより、分極方向によって生じるビット線電位差
を読み出すことで、記憶データの０／１が読み出され
る。かかる構成により、正しい読み出し動作を行うため
には、０読み出しビット線電位と１読み出しビット線電
位の差を、十分に大きくすることが重要となる。

【０００４】また、読み出し動作の安定化のためには、
書き込み時の印加電圧を、強誘電体の分極が十分に反転
する電圧に設計することも重要である。

【０００５】従来の強誘電体記憶装置として、特に低電
圧動作時において、十分な０／１の読み出しビット線電
位差を確保するために、読み出し時に、強誘電体に十分
な電圧を印加するように制御する方法が例えば特開平９
−７３７６号公報等に提案されている。この種の従来の
制御方法及びその構成について、図８乃至図１０を参照
して以下に説明する。

【０００６】この従来の制御方法では、安定した読み出
しを行うために、ビット線のプリチャージ電位を、セン
スアンプや周辺回路の動作電源電位よりも高い電位とす
るものである。

【０００７】一方、ビット線プリチャージ電位を昇圧し
ない構成では、読み出し時の強誘電体容量への印加電圧
は、強誘電体容量とビット線寄生容量との電荷再配分と
され、このため、書き込み時の印加電圧に比較して小さ
くなり、その結果、安定した読み出し動作ができなくな
る。

【０００８】そこで、上記特開平９−７３７６号公報に
開示されている強誘電体メモリは、読み出し時のプリチ
ャージ電位を大きくし、読み出し時に強誘電体容量に印
加される電圧を、書き込み時に印加される電圧と同等と
することで、安定した読み出し動作を実現しようとする
ものである。

【０００９】図８は、この従来の強誘電体メモリの構成
を示す図である。図８を参照すると、周辺回路８０２の
消費電力を低減するために降圧電源回路８０４を備えて
おり、回路への供給電源は、外部から与えられる外部電
源Ｖhpを降圧した降圧電源Ｖccとしている。

【００１０】一方、ビット線ＢＬ０、ＢＬ１は、降圧電
源電圧Ｖccよりも高い電圧、例えば、外部から与えられ
る外部電源電位Ｖhpでプリチャージされる。すなわち、
外部電源Ｖhpはプリチャージ回路８０３に供給されてい
る。

【００１１】図９は、従来の強誘電体メモリのビット線
系回路の構成を示す図である。メモリセルＭＣ１は、２
つの強誘電体キャパシタ（容量）ＦＣ１１、ＦＣ１２
と、２つのセルトランジスタＴＣ１１、ＴＣ１２とから
なる。強誘電体キャパシタＦＣ１１、ＦＣ１２の一端
は、プレート線ＰＬ１に共通接続され、強誘電体キャパ
シタＦＣ１１の他端はセルトランジスタＴＣ１１のソー
スに接続され、強誘電体キャパシタＦＣ１２の他端はセ
ルトランジスタＴＣ１２のソースに接続されている。セ
ルトランジスタＴＣ１１、ＴＣ１２のゲートはワード線
ＷＬ１と共通接続され、セルトランジスタＴＣ１１のド
レインはビット線ＢＬ1と接続され、セルトランジスタ
ＴＣ１２のドレインはビット線ＢＬ２と接続されてい
る。メモリセルＭＣ１以外の他のメモリセルＭＣ２もＭ
Ｃ１と同様の回路構成とされており、構造及び素子サイ
ズも同等である。

【００１２】この回路構成において、プレート線ＰＬ１
はその電位が降圧電源電圧Ｖccの１／２すなわちＶcc／
２に固定されている。

【００１３】センスアンプ（ＳＡ）８０１は、センスア
ンプ活性化信号ＳＡＰ、ＳＡＮ間に接続されたＰチャネ
ルＭＯＳトランジスタＰＭ１、ＮチャネルＭＯＳトラン
ジスタＮＭ１からなる第１のインバータと、Ｐチャネル
ＭＯＳトランジスタＰＭ２、ＮチャネルＭＯＳトランジ
スタＮＭ２からなる第２のインバータとの入力端と出力
端とが交差接続されたラッチ型センスアンプで構成さ
れ、第１のインバータの出力端と第２のインバータの入
力端はビット線ＢＬ０に接続され、第１のインバータと
入力端と第２のインバータの出力端はビット線ＢＬ１に
接続されている。

【００１４】またプリチャージ信号ＰＢＬをゲートに入
力とし、ビット線ＢＬ０、ＢＬ１と、電源Ｖhp間に接続
されているＰチャネルＭＯＳトランジスタＰＭ３、ＰＭ
４はオン時にビット線を電位Ｖhpにプリチャージするプ
リチャージ回路８０３である。

【００１５】そしてセンスアンプ（ＳＡ）８０１の出力
端は、カラム選択信号ＹＳＷでオン・オフ制御されるカ
ラムスイッチＹ０、Ｙ１を介してＩ／Ｏ線ＩＯ０、ＩＯ
１にそれぞれ接続されている。

【００１６】図１０は、図９に示した回路の動作を説明
するための図であり、ワード線ＷＬ１、プレート線ＰＬ
１、プリチャージ信号ＰＢＬ、ビット線ＢＬ０、ＢＬ
１、センスアンプ活性化信号ＳＡＮ、ＳＡＰの各信号波
形を示す図である。読み出し時、ワード線ＷＬ１がＨｉ
ｇｈレベルとなると、強誘電体容量には、ビット線寄生
容量ＣＢ０、ＣＢ１と強誘電体容量との比で決まる電圧
が印加され、データが読み出される。

【００１７】再書き込みでは、プレート線ＰＬ１の電位
がＶcc／2であるため、強誘電体容量の端子間にはＶcc
／２の電圧が印加される。

【００１８】この従来の構成によれば、ビット線のプリ
チャージ電圧をＶhpとして、周辺回路８０２の動作電圧
Ｖccよりも高くすることにより、読み出し時に強誘電体
容量に印加される電圧と、書き込み時の印加電圧を同等
にできるため、安定した読み出し動作を実現することが
できる。

【００１９】また、読み出し時に、プレート線をＶccま
たは接地電位として読み出しを行う場合には、強誘電体
への印加電圧が十分であるため、ビット線のプリチャー
ジ電位を昇圧する必要はなく、接地電位もしくはＶccレ
ベルでよい。

【００２０】

【発明が解決しようとする課題】図５に、強誘電体のヒ
ステリシス特性を示す。図５において、横軸は電圧、縦
軸は分極（電荷Ｑ）である。ヒステリシス特性は、メモ
リセルへのアクセス回数に依存した強誘電体膜の疲労や
インプリント、さらにはデータの保持時間の増加にした
がって劣化する。すなわち、ヒステリシスループの反転
が繰り返し行われたメモリセルの強誘電体膜は、疲労に
より、ヒステリシスループの減少が起こる。

【００２１】図６は、この強誘電体膜疲労現象により、
強誘電体容量の繰り返しアクセス回数の増加が、読み出
しビット線電位へ与える影響を示したものである。すな
わち、分極反転を伴う“１”読み出しでは、読み出し動
作回数の増加にしたがって読み出しビット線電位は減少
する。一方、分極非反転動作の“０”読み出しは、読み
出し動作回数にあまり依存せず、読み出しビット線電位
はほぼ一定となる。

【００２２】そして、図８乃至図１０を参照して説明し
た上記特開平９−７３７６号公報に開示された強誘電体
メモリは、下記記載の問題点を有している。

【００２３】第１の問題点は、強誘電体容量を有するメ
モリセルの繰返し動作回数を減少させてしまう、という
ことである。

【００２４】これは、メモリセルの強誘電体膜の疲労や
インプリントといった、特有の特性劣化が、印加電圧に
依存することを考慮していないことが原因である。

【００２５】一般に、読み出し／書き込みのサイクルに
おいて、強誘電体に印加される電圧が最大となるのは書
き込み時である。すなわち、書き込み時の印加電圧が、
強誘電体容量の繰返し動作回数を決定する。また、後述
するように、印加電圧を下げれば、繰り返し動作回数は
増加するが、印加電圧が強誘電体の抗電圧以下になる
と、正しい書き込みができなくなる。

【００２６】従って、読み出し時にビット線プリチャー
ジ電位を昇圧するというこの従来の強誘電体メモリで
は、ビット線のプリチャージ電位Ｖhpは、最小の書き込
み電位よりも常に高く、それ以下にはできない。

【００２７】また、読み出し時に、書き込み時と同等の
電圧が強誘電体に印加されるため、疲労やインプリント
等により、繰り返し動作回数がより少なくなる。

【００２８】さらに、ビット線プリチャージ電位を昇圧
する必要性から、降圧電源回路による内部消費電力低減
の効果は薄い。

【００２９】また、第２の問題点は、強誘電体容量特性
に対して、ビット線容量を最適化していない、というこ
とである。

【００３０】これは、ビット線の信号電圧が、強誘電体
容量とビット線容量の関係で決まることを考慮していな
いことが原因である。すなわち、ビット線プリチャージ
電位を昇圧しなくとも、ビット線に接続するメモリセル
数により最適なビット線容量を選べば、十分な信号電圧
を得ることができる。

【００３１】従って、疲労やインプリント等の強誘電体
特有の特性劣化を考慮した、安定動作の観点からは、こ
の従来の方式は、安定した読み出し動作の効果が期待で
きず、むしろ、プリチャージ電位を上げることで、強誘
電体の特性劣化を助長し、信頼性の低下を招くことにな
る。

【００３２】したがって本発明は、上記問題点に鑑みて
なされたものであって、その目的とするところは、強誘
電体を用いた半導体記憶装置において、強誘電体容量の
繰り返し動作回数に関する前記第１、第２の問題点を解
決し、信頼性の高い読み出し回路を具備した強誘電体記
憶装置を提供することにある。

【００３３】

【課題を解決するための手段】前記目的を達成するため
に、本発明の強誘電体記憶装置は、強誘電体膜を相対向
する第１及び第２の容量電極で挟んで形成され前記強誘
電体の分極状態により情報を記憶する容量素子と、ソー
ス、ドレインのうち一方を前記容量素子の一方の容量電
極と接続するトランジスタとで構成されるメモリセルが
行方向、列方向に複数配置され、これら複数のメモリセ
ルの各行それぞれに対応して設けられ、かつ対応する行
の各メモリセルのトランジスタのゲートと接続する複数
のワード線、及び前記複数のメモリセルの容量素子の他
方の容量電極と接続するプレート線、前記複数のメモリ
セルの各列それぞれに対応して設けられ、かつ対応する
列の各メモリセルのトランジスタのソース、ドレインの
うちの他方と接続する複数のビット線を含むメモリセル
アレイと、前記メモリセルアレイに電位を供給する電位
供給回路と、前記ビット線と接続される、複数のセンス
アンプとを有する強誘電体記憶装置において、外部から
供給される第１の供給電位から、前記第１の供給電位よ
りも低い、第２の供給電位を発生する手段を有し、前記
容量素子の前記第１および第２の容量電極に、前記第２
の供給電位および接地電位を供給する手段を有すること
を特徴とする強誘電体記憶装置を提供する。

【００３４】本発明において、前記第２の供給電位は、
前記第２の供給電位と接地電位との電位差が、強誘電体
の抗電圧以上とされる。

【００３５】本発明において、前記第２の供給電位は、
前記第２の供給電位と接地電位との電位差が、前記容量
素子に対して、書き込み及び読み出しができる最小の電
位差である。

【００３６】また、本発明において、前記第１の供給電
位から、前記第２の供給電位を発生する手段として、降
圧電源回路を有する。

【００３７】さらに本発明において、前記容量素子の第
１及び第２の容量電極に、前記第２の供給電位および接
地電位を印加する手段として、プレート線電位供給回
路、ワード線電位供給回路、およびセンスアンプ駆動回
路を有し、前記プレート線電位供給回路は、接地電位か
ら前記第２の供給電位までの電位を前記プレート線に供
給する機能を有し、前記ワード線電位供給回路は、接地
電位から前記第２の供給電位よりも前記メモリセルトラ
ンジスタのしきい電圧を加えた値以上の電位を、前記ワ
ード線に供給する機能を有し、前記センスアンプ駆動回
路は、接地電位から前記第２の供給電位までの電位を、
前記センスアンプに供給する機能を有する。

【００３８】本発明は、前記プレート線電位供給回路に
おいて、回路の電源電圧が前記第２の供給電位と接地電
位との電位差とされる。

【００３９】本発明は、前記ワード線電位供給回路にお
いて、回路の電源電圧が前記第１の供給電位と接地電位
との電位差とされる。

【００４０】本発明は、前記ワード線電位供給回路にお
いて、回路の電源電圧が前記第２の供給電位と接地電位
との電位差とされる。

【００４１】本発明は、前記センスアンプ駆動回路にお
いて、回路の電源電圧が前記第２の供給電位と接地電位
との電位差とされる。

【００４２】

【発明の実施の形態】本発明の実施の形態について説明
する。本発明を完成するに到る研究過程で、疲労による
読み出しビット線電位の変化が、強誘電体容量に印加す
る電圧に依存しており、例えば、図６に示すように、印
加電圧が小さいほど、データの読み出し／書き込みの可
能な、繰返し回数が向上することが判明した。

【００４３】一例として、1998 Symposium on VLSI
Circuitsの論文集第238頁から241頁に示された、強誘
電体記憶装置の試作チップについて説明する。この論文
において、試作チップは、０.８ｕｍＣＭＯＳプロセ
ス、電源電圧５Ｖで設計されており、繰り返し動作可能
回数が、１０⁶回程度であることを示した。

【００４４】しかしながら、上記研究において、電源電
圧を下げることによって、さらに疲労特性が向上するこ
とが分かった。

【００４５】図７は、図６における、読み出しビット線
電位を、センスアンプ（ＳＡ）に接続される２つのビッ
ト線における、読み出しビット線電位の差（信号電圧）
に置き換えたものである。

【００４６】図７を参照すると、印加電圧が小さくなる
ことで、信号電圧は小さくなるが、センスアンプの最小
許容入力信号電圧以上であれば、正しい読み出し動作が
できるとともに、読み出し動作が可能な繰返し回数は増
大する。

【００４７】以上のことは、インプリント現象において
も同様であり、疲労の場合と同様、印加電圧を小さくす
ると、繰返し可能回数が向上することが、研究の中で明
らかとなった。

【００４８】本発明は、上記知見に基づき創案されたも
のであって、強誘電体に印加される電圧ＶINTが、周辺
回路の動作電圧よりも小さく、かつ強誘電体の抗電圧以
上となるように、降圧回路で外部電源電圧ＶDDを降圧す
ることで、強誘電体メモリの繰り返し読み出し／書き込
み回数を増大させ、信頼性を向上させるものである。

【００４９】本発明は、その好ましい実施の形態におい
て、強誘電体容量素子の第１及び第２の容量電極に、外
部電源電圧ＶDDを降圧した第２の供給電位ＶINTおよび
接地電位を印加する手段（図２の１０６）として、プレ
ート線電位供給回路（ＰＬＤ）、ワード線電位供給回路
（ＷＬＤ）、及びセンスアンプ駆動回路（ＳＡＤ）を備
え、プレート線電位供給回路（ＰＬＤ）は、接地電位か
ら第２の供給電位ＶINTまでの電位を前記プレート線に
供給する構成とされ、ワード線電位供給回路（ＷＬＤ）
は、接地電位から第２の供給電位ＶINTよりも前記メモ
リセルトランジスタのしきい電圧を加えた値以上の電位
Ｖbootを、ワード線に供給する構成とされ、センスアン
プ駆動回路（ＳＡＤ）は、接地電位から第２の供給電位
ＶINTまでの電位を、前記センスアンプに供給する構成
とされる。

【００５０】

【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。図１は、本発明の第１の実施例を
なす不揮発性半導体記憶装置の基本的な回路構成を示し
たものである。

【００５１】図１を参照すると、降圧電源回路１０３
は、外部電源電圧ＶDDを、強誘電体への印加電圧となる
降圧電源電圧ＶINTに降圧する。外部電源電圧ＶDDは、
外部とのインターフェースをとるための電源電圧であ
り、例えば、５Ｖや3.3Ｖである。降圧電源電圧ＶINT
は、強誘電体容量の分極が十分反転し、かつ繰返し回数
が向上する電圧であり、例えば、2.5Ｖである。

【００５２】強誘電体容量の抗電圧Ｖcは、降圧電源電
圧ＶINT以下である。

【００５３】降圧電源電圧ＶINTは、強誘電体容量への
印加電圧として、プレート線、ビット線への印加電圧、
センスアンプの電源に用いられる。また、降圧電源電圧
ＶINTは、外部電源電圧ＶDD変動や、温度変化に依存せ
ず一定の電位が供給されるため、制御回路の電源として
も用いられる。一方、記憶装置内のその他の周辺回路の
電源としては、外部電源電圧ＶDDがそのまま用いられて
いる。

【００５４】図２は、本発明の第１の実施例の記憶装置
を構成するメモリセルアレイと、センスアンプ、及びメ
モリセルアレイに電位を供給する電位供給回路１０６に
ついてその一例を詳細に示したものである。

【００５５】図２を参照すると、隣接する２本のビット
線ＢＬ０、ＢＬ１は、寄生容量ＣＢ０、ＣＢ１を持ち、
その一端には、４つのトランジスタＰＭ１、ＰＭ２、Ｍ
Ｎ１、ＭＮ２からなるセンスアンプ（ＳＡ）１０４が接
続されている。すなわちセンスアンプ（ＳＡ）１０４
は、センスアンプ活性化信号ＳＡＰと接地（ＧＮＤ）間
に直列に接続されたＰチャネルＭＯＳトランジスタＰＭ
１及びＮチャネルＭＯＳトランジスタＮＭ１よりなる第
１のインバータと、ＰチャネルＭＯＳトランジスタＰＭ
２及びＮチャネルＭＯＳトランジスタＭＮ２よりなる第
２のインバータとの入力端と出力端とが互いに交差接続
されビット線ＢＬ０、ＢＬ１にそれぞれ接続されたラッ
チ型センスアンプよりなる。

【００５６】メモリセルＭＣ１は、２つの強誘電体キャ
パシタＦＣ１１、ＦＣ１２と、２つのセルトランジスタ
ＴＣ１１、ＴＣ１２とからなる。

【００５７】強誘電体キャパシタＦＣ１１、ＦＣ１２の
一端は、プレート線ＰＬ１に共通接続されており、強誘
電体キャパシタＦＣ１１の他端はセルトランジスタＴＣ
１１のソースに接続され、強誘電体キャパシタＦＣ１２
の他端はセルトランジスタＴＣ１２のソースに接続され
ている。セルトランジスタＴＣ１１、ＴＣ１２のゲート
はワード線ＷＬ１と共通接続され、セルトランジスタＴ
Ｃ１１、ＴＣ１２のドレインはそれぞれビット線ＢＬ
０、ＢＬ１と接続されている。

【００５８】メモリセルＭＣ１以外の他のメモリセルＭ
Ｃ２も、メモリセルＭＣ１と同様の回路構成とされてお
り、構造及び素子サイズも同等である。

【００５９】プレート線ＰＬ１は、プレート線駆動回路
（ＰＬＤ）１０８の出力端に接続されており、またセン
スアンプ活性化信号ＳＡＰは、センスアンプ駆動回路
（ＳＡＤ）１０９の出力端に接続されている。プレート
線駆動回路（ＰＬＤ）１０８、及びセンスアンプ駆動回
路（ＳＡＤ）１０９の出力段は、いずれも、回路の電源
と接地ＧＮＤ間に直列に接続されたＰチャネルＭＯＳト
ランジスタとＮチャネルＭＯＳトランジスタよりなるＣ
ＭＯＳインバータで構成されている。

【００６０】プレート線駆動回路（ＰＬＤ）１０８とセ
ンスアンプ駆動回路（ＳＡＤ）１０９の電源電位は、降
圧電源電圧ＶINTであり、プレート線駆動回路（ＰＬ
Ｄ）１０８の出力端に接続されたプレート線ＰＬ１、セ
ンスアンプ駆動回路（ＳＡＤ）１０９の出力端に接続さ
れたビット線に供給される電位は、いずれも最大で降圧
電源電圧ＶINTとなる。

【００６１】また、ワード線ＷＬ１は、ワード線駆動回
路（ＷＬＤ）１０７の出力端に接続されている。ワード
線には、降圧電源電圧ＶINTよりもセルトランジスタの
閾値電圧Ｖt分以上昇圧された電位Ｖbootを供給する必
要があることから、ワード線駆動回路（ＷＬＤ）１０６
の電源電位は昇圧電位Ｖbootとされている。

【００６２】なお、ワード線駆動回路（ＷＬＤ）１０７
に供給される電源電圧Ｖbootは、降圧電源電圧ＶINTを
不図示の昇圧回路により昇圧してもよいし、あるいは、
外部電源電位ＶDDがＶINTよりも閾値電圧Ｖt以上高い場
合には、この外部電源電位ＶDDをそのまま用いてもよ
い。

【００６３】また、メモリセルアレイのその他の制御信
号として、プリチャージ回路１０５を構成するＭＯＳト
ランジスタＰＭ３、ＰＭ４のゲートに入力されるプリチ
ャージ信号ＰＢＬ、及び、カラムスイッチＹ０、Ｙ１の
ゲートに入力されるカラム選択信号ＹＳＷにも、Ｈｉｇ
ｈレベルとして、昇圧電位Ｖbootが供給される。

【００６４】図３は、図２に示した回路のタイミング動
作について説明するための信号波形図であり、ワード線
（ＷＬ１）、プレート線（ＰＬ１）、プリチャージ信号
（ＰＢＬ）、センスアンプ活性化信号（ＳＡＰ）、ビッ
ト線（ＢＬ０、ＢＬ１）、カラム選択信号（ＹＳＷ）の
信号波形が示されている。

【００６５】ビット線ＢＬ０およびＢＬ１は、プリチャ
ージ信号ＰＢＬが昇圧電位Ｖbootの期間において、ＧＮ
Ｄ（接地）レベルにプリチャージされる。

【００６６】次にワード線ＷＬ１が昇圧電位Ｖbootとな
って、ワード線ＷＬ１に接続されているメモリセルが選
択される。

【００６７】次に、プレート線ＰＬ１が接地レベルから
降圧電源電位ＶINTレベルとなり、強誘電体容量ＦＣ１
およびＦＣ１２に電圧が印加され、０／１のデータに応
じた、ビット線読み出し電位がビット線ＢＬ０、ＢＬ１
上に読み出される。

【００６８】本実施例では、強誘電体容量が反転読み出
しされる側のビット線の電位が、非反転読み出し側より
も高くなる。

【００６９】このとき、ビット線の寄生容量ＣＢ０、Ｃ
Ｂ１と、強誘電体容量ＦＣ１１、ＦＣ１２との間で電荷
再配分が起こるため、強誘電体容量の電極間に印加され
る電圧（端子間電圧）は、降圧電源電圧ＶINT以下であ
る。

【００７０】次に、センスアンプ活性化信号ＳＡＰが降
圧電源電圧ＶINTレベルになることで、センスアンプ
（ＳＡ）１０４が活性化され、２つのビット線読み出し
電位の差（信号電圧）を増幅してデータが検出される。

【００７１】次に、カラム選択信号ＹＳＷが昇圧電位Ｖ
bootレベルとなり、カラムスイッチＹ０、Ｙ１が導通し
読み出しデータがＩ／ＯバスＩＯ０、ＩＯ１から外部に
出力され、その後、プレート線ＰＬ１が接地（ＧＮＤ）
レベルとなり、読み出しが行われたメモリセルの強誘電
体容量にデータが再書き込みされる。

【００７２】最後に、ビット線ＢＬ０、ＢＬ１をＧＮＤ
レベルにディスチャージし、ワード線をＧＮＤレベルに
戻して非選択状態として、読み出しサイクルが終了す
る。

【００７３】書き込みサイクルは、Ｉ／Ｏバスからの書
き込みデータがカラム選択信号ＹＳＷでオン状態とされ
たカラムスイッチＹ０、Ｙ１を通してビット線ＢＬ０、
ＢＬ１に書き込まれることを除いて、図２に示した各信
号線のタイミング波形は、読み出しのサイクルと同じで
ある。

【００７４】このように、本実施例によれば、強誘電体
容量の電極間に印加される電圧（端子間電圧）は、最大
で、降圧電源電圧ＶINTとなるため、強誘電体の繰り返
し動作回数を増大させることができ、強誘電体記憶装置
の信頼性を向上することができる。

【００７５】また、本実施例においては、２トランジス
タ２キャパシタ構成のメモリセルを用いた強誘電体記憶
装置について説明したが、本発明は、１トランジスタ１
キャパシタ型メモリセルを用いた強誘電体記憶装置に適
用することもできる。

【００７６】図４は、本発明の第２の実施例の構成を示
す図である。図４を参照すると、本発明の第２の実施例
においては、強誘電体記憶装置２００内の電源電位を周
辺回路２０２を含めすべてを降圧電源電圧ＶINTとして
いることが前記第１の実施例と相違しており、これ以外
は、前記第１の実施例の構成と同様である。

【００７７】本発明の第２の実施例によれば、強誘電体
容量の繰り返し動作回数を増大させる効果に加え、トラ
ンジスタサイズの縮小により内部電源電圧を下げる必要
が生じた場合においても、外部電源電圧の変更を不要と
している。

【００７８】さらに、本発明の第２の実施例において
は、電源電圧が下がることによって、回路全体の消費電
力を下げる効果を生じる。

【００７９】また本発明の第２の実施例においても、２
トランジスタ２キャパシタ型のメモリセルを用いた強誘
電体記憶装置だけでなく、1トランジスタ１キャパシタ
型メモリセルを用いた強誘電体記憶装置にも適用するこ
ともできる。

【００８０】

【発明の効果】以上説明したように、本発明によれば、
信号電圧減少の影響を最小に抑え、繰り返し動作回数を
向上させることができ、従来の強誘電体記憶装置より
も、読み出し／書き込みの信頼性を大幅に改善できる、
という効果を奏する。

【００８１】その理由は、本発明においては、強誘電体
容量に印加される電圧が大きいほど、疲労やインプリン
トなどによる強誘電体特性の劣化が増大するという事実
を考慮して、外部とのインターフェイスで規定される外
部電源電圧よりも小さな内部電源電圧を生成して、メモ
リセルの電位として供給する構成としたためである。

【図面の簡単な説明】

【図１】本発明の第１の実施例の構成を示すブロック図
である。

【図２】本発明の第１の実施例の回路構成を示す図であ
る。

【図３】本発明の第１の実施例の動作タイミングを示す
信号波形図である。

【図４】本発明の第２の実施例の構成を示すブロック図
である。

【図５】強誘電体のヒステリシス特性を示す図である。

【図６】繰返し動作回数に対するビット線読み出し電位
の変化を示す図である。

【図７】繰り返し動作回数に対する信号電圧の変化を示
す図である。

【図８】従来の強誘電体記憶装置を示すブロック図であ
る。

【図９】従来の強誘電体記憶装置の回路構成を示す図で
ある。

【図１０】従来の強誘電体記憶装置の動作タイミングを
示す信号波形図である。

【符号の説明】

ＳＡセンスアンプＢＬ０、ＢＬ１ビット線ＷＬ１、ＷＬ２ワード線ＰＬ１、ＰＬ２プレート線ＰＢＬプリチャージ信号ＭＣ１、ＭＣ２メモリセルＦＣ１１、ＦＣ１２強誘電体キャパシタＴＣ１１、ＴＣ１２セルトランジスタＣＢ０、ＣＢ１ビット線寄生容量１００、２００、８００強誘電体記憶装置１０１、２０１メモリセルアレイ・センスアンプ・電
位供給回路１０２、２０２周辺回路１０３、２０３降圧電源回路１０４センスアンプ（ＳＡ）１０５プリチャージ回路１０６電位供給回路１０７ワード線駆動回路（ＷＬＤ）１０８プレート線駆動回路（ＰＬＤ）１０９センスアンプ駆動回路（ＳＡＤ）８０１センスアンプ８０２周辺回路８０３プリチャージ回路８０４降圧電源回路

Claims

【特許請求の範囲】

【請求項１】強誘電体膜を第１及び第２の容量電極で挟
んで形成され、前記強誘電体膜の分極状態により情報を
記憶する容量素子と、ソースとドレインのうちの一方が
前記容量素子の一方の容量電極と接続されるトランジス
タとを含むメモリセルが、行方向、及び列方向に複数ア
レイ状に配置され、前記複数のメモリセルの各行のそれぞれに対応して設け
られ、対応する行の各メモリセルのトランジスタのゲー
トに接続されている複数のワード線と、前記複数のメモリセルの容量素子の他方の容量電極に接
続されている複数のプレート線と、前記複数のメモリセルの各列のそれぞれに対応して設け
られ、対応する列の各メモリセルの前記トランジスタの
ソースとドレインのうちの他方に接続する複数のビット
線とを含むメモリセルアレイと、前記ビット線に接続される複数のセンスアンプと、を備えた強誘電体記憶装置において、外部から供給される第１の供給電位から、前記第１の供
給電位よりも低い、第２の供給電位を発生する手段と、前記容量素子の前記第１及び第２の容量電極に前記第２
の供給電位及び接地電位を供給する手段と、を備えたことを特徴とする強誘電体記憶装置。
【請求項２】前記第２の供給電位と接地電位との電位差
が、強誘電体の抗電圧以上である、ことを特徴とする、
請求項１に記載の強誘電体記憶装置。
【請求項３】前記第２の供給電位と接地電位との電位差
が、前記容量素子に対して、書き込み及び読み出しがで
きる最小の電位差である、ことを特徴とする、請求項１
又は請求項２に記載の強誘電体記憶装置。
【請求項４】前記第１の供給電位から、前記第２の供給
電位を発生する手段が、降圧電源回路を備えたことを特
徴とする、請求項１乃至３のいずれか一に記載の強誘電
体記憶装置。
【請求項５】前記容量素子の第１及び第２の容量電極に
前記第２の供給電位及び接地電位を供給する手段が、前記接地電位から前記第２の供給電位までの電位を前記
プレート線に供給するプレート線電位供給回路と、前記接地電位から前記第２の供給電位を、前記ワード線
に供給するワード線電位供給回路と、前記接地電位から前記第２の供給電位までの電位を、前
記センスアンプに供給するセンスアンプ駆動回路と、を備えたこと特徴とする、請求項１乃至４のいずれか一
に記載の強誘電体記憶装置。
【請求項６】前記プレート線電位供給回路において、回
路の電源電圧が、前記第２の供給電位と前記接地電位と
の電位差である、ことを特徴とする、請求項５に記載の
強誘電体記憶装置。
【請求項７】前記ワード線電位供給回路において、回路
の電源電圧が、前記第１の供給電位と前記接地電位との
電位差であることを特徴とする、請求項５に記載の強誘
電体記憶装置。
【請求項８】前記ワード線電位供給回路において、回路
の電源電圧が、前記第２の供給電位に前記メモリセルト
ランジスタのしきい値電圧以上加えた電位と前記接地電
位との電位差であることを特徴とする、請求項５に記載
の強誘電体記憶装置。
【請求項９】前記センスアンプ駆動回路において、回路
の電源電圧が、前記第２の供給電位と前記接地電位との
電位差であることを特徴とする、請求項５に記載の強誘
電体記憶装置。
【請求項１０】装置に外部から供給される第１の電源電
圧よりも小さな電圧値よりなる第２の電源電圧に基づ
き、読み出し及び書き込み動作時におけるメモリセルの
強誘電体容量に印加される端子間電圧が最大でも前記第
２の電源電圧となるように構成されてなる、ことを特徴
とする強誘電体記憶装置。
【請求項１１】外部電源電圧を降圧する降圧電源回路を
備え、前記降圧電源回路で降圧した降圧電源電圧を、メ
モリセルアレイの各メモリセルの強誘電体容量への印加
電圧として、プレート線、ビット線への印加電圧、セン
スアンプの電源に供給し、前記メモリセルのセルトラン
ジスタのドレイン又はソースとプレート線間に挿入され
る前記強誘電体容量の端子間電圧が最大で降圧電源電圧
とされるように構成されてなる、ことを特徴とする強誘
電体記憶装置。
【請求項１２】請求項１１記載の強誘電体記憶装置にお
いて、前記メモリアレイ中の行を選択するワード線を駆
動する回路の電源電圧として、前記降圧電源電圧よりも
セルトランジスタのしきい値電圧以上高い昇圧電位又は
前記外部電源電圧を供給し、ビット線をプリチャージす
る回路に供給する制御信号であるプリチャージ信号、及
び、前記メモリアレイ中の列を選択するカラムスイッチ
信号のＨｉｇｈレベルの電位として前記昇圧電位又は前
記外部電源電圧が供給される、ことを特徴とする強誘電
体記憶装置。
【請求項１３】請求項１１記載の強誘電体記憶装置にお
いて、装置内の周辺回路の電源としては、前記外部電源
電圧がそのまま供給されるか、あるいは、前記降圧電源
電圧が供給される、ことを特徴とする強誘電体記憶装
置。