JP2000048577A

JP2000048577A - 強誘電体メモリ

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Publication number: JP2000048577A
Application number: JP10214522A
Authority: JP
Inventors: Motoyasu Fukuda; 元保福田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-07-29
Filing date: 1998-07-29
Publication date: 2000-02-18
Anticipated expiration: 2018-07-29
Also published as: US6094371A; JP3717097B2

Abstract

(57)【要約】【課題】複数のメモリセルの内容を一括消去可能にす
る。【解決手段】１行の強誘電体メモリセル１０Ｂの各々に
ついて、強誘電体キャパシタ１１の一端と共通線ＣＯＭ
０との間に接続されたキャパシタ１３と、共通線ＣＯＭ
と消去電源電位ＶＥの導体との間に接続され消去信号Ｅ
ＲＳの活性化に応答してオンになる消去スイッチ素子４
１と、プレート線ＰＬ０とグランド電位の導体との間に
接続され、消去信号ＥＲＳの活性化に応答してオンにな
る消去スイッチ素子４２とを備えている。強誘電体キャ
パシタの電極間に中間電極を備え、中間電極を共通線に
接続することにより、キャパシタ１３を省略することが
できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリセルに強誘
電体キャパシタを用いた強誘電体メモリに関する。

【０００２】

【従来の技術】強誘電体メモリは、キャパシタの電極に
蓄積された電荷が強誘電体の自発分極により保持される
ので、不揮発性であり、リフレッシュ動作も不要であ
る。強誘電体メモリには、メモリセルの常誘電体キャパ
シタを強誘電体キャパシタで置き換えたものと、ＥＰＲ
ＯＭのメモリトランジスタのフローティングゲートとコ
ントロールゲートとの間の常誘電体を強誘電体で置き換
えたものとがある。

【０００３】後者の強誘電体メモリでは、フローティン
グゲートとビット線との間に書込トランジスタを追加
し、書込トランジスタを行単位でオンにすることによ
り、行単位で一括消去するものが提案されている（特開
平８−２３５８７２号公報）。しかし、前者の強誘電体
メモリでは、一括消去する構成が開示されていない。図
１２は、従来の前者の強誘電体メモリの概略構成を示
す。図１２では、簡単化のために２行２列のメモリセル
アレイを示している。

【０００４】メモリセル１０では、強誘電体キャパシタ
１１の一方の電極が転送ゲート１２を介してビット線Ｂ
Ｌ０に接続され、強誘電体キャパシタ１１の他方の電極
がプレート線ＰＬ０に接続されている。強誘電体キャパ
シタ１１に印加されている図示矢印方向の電圧をＶＦと
し、強誘電体キャパシタ１１の強誘電体の誘電分極Ｐの
正方向を図示矢印方向とする。ＶＦ＝０で誘電分極Ｐが
正方向のとき、メモリセル１０の記憶内容を‘０’とす
る。

【０００５】強誘電体メモリの動作は、ＤＲＡＭのそれ
に類似している。（１）‘１’が格納されているメモリセル１０に対する
リード動作 ‘１’が格納されているメモリセル１０に対するリード
動作を、図１３を参照して説明する。図１３中のヒステ
リシスループは、電圧ＶＦによりキャパシタ１１の強誘
電体に加えられている電界強度Ｅと、誘電分極Ｐとの関
係を示しており、黒点はその時の状態（Ｅ，Ｐ）を示し
ている。

【０００６】時点ｔ０では、ワード線ＷＬ０及びプレー
ト線ＰＬ０が低レベル、転送ゲート１２がオフ、ＶＦ＝
０、強誘電体が状態Ｓ００となっている。また、一対の
相補的なビット線ＢＬ０及び＊ＢＬ０の電位が、ビット
線リセット回路２０により０Ｖにリセットされている。
さらに、センスアンプ２１が不活性になっている。制御
回路２２は、外部からのロウアドレスストローブ信号＊
ＲＡＳ、コラムアドレスストローブ信号＊ＣＡＳ及びラ
イトイネーブル信号＊ＷＥ（＊はトップバーの替わりに
用いたものであり、信号が低レベルで活性になることを
示している。）に基づいて、各種制御信号を生成する。
アドレスＡＤＲが行アドレスバッファレジスタ２３に供
給され、制御回路２２は、ロウアドレスストローブ信号
＊ＲＡＳの立ち下がりに応答して、行アドレスバッファ
レジスタ２３にラッチ信号を供給し、ビット線リセット
回路２０に対しリセットを解除させる。

【０００７】行アドレスバッファレジスタ２３の出力が
行デコーダ２４でデコードされ、制御回路２２から行デ
コーダ２４へのタイミング信号により時点ｔ１でワード
線ＷＬ０及びプレート線ＰＬ０が立ち上げられる。ここ
で、ビット線ＢＬ０に接続されたメモリセル１０の記憶
内容を読み出す場合には、ワード線ＷＬ０立ち上げと同
時に、ビット線ＢＬ０と相補的なビット線＊ＢＬ０に接
続されたダミーセル３０を出力状態にさせるためにダミ
ーワード線ＤＷＬ０が立ち上げられる。逆に、ビット線
＊ＢＬ０に接続されたメモリセル１０の記憶内容を読み
出す場合には、ワード線ＷＬ０立ち上げと同時に、ビッ
ト線＊ＢＬ０と相補的なビット線ＢＬ０に接続されたダ
ミーセル３１を出力状態にさせるためにダミーワード線
ＤＷＬ１が立ち上げられる。

【０００８】ワード線ＷＬ０の電位立ち上げにより転送
ゲート１２がオンになり、プレート線ＰＬ０の電位立ち
上げにより、強誘電体キャパシタ１１から正電荷が押し
出され、これが転送ゲート１２を通ってビット線ＢＬ０
へ流れ、ビット線ＢＬ０の電位が上昇する。これと同時
に、ダミーセル３０からもビット線＊ＢＬ０上に正電荷
が流れ出る。その量は、‘１’が格納されているメモリ
セルからのそれよりも少なく、‘０’が格納されている
メモリセルからのそれよりも多い。これにより、ビット
線ＢＬ０と＊ＢＬ０との間に電位差が生ずる。プレート
線ＰＬ０とビット線ＢＬ０との電位差にほぼ等しい強誘
電体印加電圧ＶＦは、プレート線ＰＬ０の立ち上げによ
り正になって、誘電分極Ｐが反転し、強誘電体は状態Ｓ
０１となる。

【０００９】次に時点ｔ２で、制御回路２２からの信号
によりセンスアンプ２１が活性化されて、この電位差が
増幅され、これにより電圧ＶＦが０になる。強誘電体
は、自発分極により状態Ｓ０２となる。アドレスＡＤＲ
が列アドレスバッファレジスタ３３に供給される。制御
回路２２は、コラムアドレスストローブ信号＊ＣＡＳの
立ち下がりに応答して、列アドレスバッファレジスタ３
３にラッチパルスを供給する。列アドレスバッファレジ
スタ３３の出力は、列デコーダ３４でデコードされ、制
御回路２２からのタイミング信号により時点ｔ３でコラ
ム選択線ＣＳＬ０が立ち上がり、コラムゲート３５がオ
ンになる。これにより、ビット線ＢＬ０及び＊ＢＬ０上
の信号がコラムゲート３５を通りデータバスラインＤＢ
及び＊ＤＢ上に取り出され、Ｉ／Ｏバッファ回路３６で
増幅保持され、ＤＡＴＡとして出力される。

【００１０】時点ｔ４で、制御回路２２から行デコーダ
２４へのタイミング信号によりプレート線ＰＬ０の電位
が立ち下がり、電圧ＶＦが負になって自発分極が反転
し、強誘電体は状態Ｓ０３から状態Ｓ０４になる。時点
ｔ５で、一方では制御回路２２から行デコーダ２４への
タイミング信号によりワード線ＷＬ０及びダミーワード
線ＤＷＬ０の電位が立ち下がり、他方では制御回路２２
からセンスアンプ２１への信号によりセンスアンプ２１
が不活性にされる。これにより、ビット線ＢＬ０の電位
が立ち下がって、電圧ＶＦが０Ｖに戻り、強誘電体は最
初の状態Ｓ００と同じ状態Ｓ０５になる。

【００１１】（２）‘０’が格納されているメモリセル
１０に対するリード動作時点ｔ０でメモリセル１０に‘０’が格納されている場
合には、時点ｔ２においてビット線ＢＬ０の電位がビッ
ト線＊ＢＬ０のそれよりも低くなっている。したがっ
て、センスアンプ２１の活性化によりビット線ＢＬ０が
低レベルになり、電圧ＶＦがさらに上昇し、次に時点ｔ
４でのプレート線ＰＬ０の電位立ち下がりにより電圧Ｖ
Ｆが０Ｖまで立ち下がる。電圧ＶＦは正パルスのみとな
るので、リード後のメモリセル１０は、元の‘１’が格
納された状態になる。

【００１２】（３）メモリセル１０に対する‘０’のラ
イト動作図１４は、‘１’が格納されたメモリセル１０に‘０’
を書き込む場合の動作を示すタイムチャートである。時
点ｔ３までの動作は、図１３の時点ｔ３までの動作と同
一である。ライトイネーブル信号＊ＷＥの立ち下がりに
応答して、時点ｔ３でライトイネーブル信号ＷＥが立ち
上がり、書き込み制御が開始される。時点ｔ３で、コラ
ムゲート３５がオンになり、データバスラインＤＢ及び
＊ＤＢの書き込み電位である低レベル及び高レベルがコ
ラムゲート３５を通り、それぞれビット線ＢＬ０及び＊
ＢＬ０に伝達される。これにより、電圧ＶＦが立ち上が
って、強誘電体は状態Ｓ１３となる。

【００１３】時点ｔ４でプレート線ＰＬ０が立ち下がっ
て、電圧ＶＦが０Ｖまで立ち下がる。強誘電体は、自発
分極により状態Ｓ１４となり、メモリセル１０は‘０’
の記憶状態になる。時点ｔ５で、ワード線ＷＬ０及びダ
ミーワード線ＤＷＬ０の電位が立ち下がり、また、セン
スアンプ２１が不活性にされる。これにより、ビット線
＊ＢＬ０の電位が立ち下がる。電圧ＶＦは０Ｖのままで
あり、強誘電体は状態Ｓ１４と同じ状態Ｓ１５である。

【００１４】（４）メモリセル１０に対する‘１’のラ
イト動作メモリセル１０に‘１’を書き込む場合には、図１４の
時点ｔ３においてビット線ＢＬ０及び＊ＢＬ０の電位が
変化せず、次に時点ｔ４で、図１３と同様に電圧ＶＦが
立ち下がり、次に時点ｔ５で、図１３と同様に電圧ＶＦ
が０Ｖに戻る。これにより、メモリセル１０は‘１’の
記憶状態になる。

【００１５】図１５は、従来の他の強誘電体メモリの概
略構成を示す。この装置では、図１２のダミーセルを用
いる替わりに、１ビット記憶のために１対のメモリセル
１０及び１０Ａを用いている。そして、メモリセル１０
と１０Ａとに相補的な値を書き込むことにより、ビット
線ＢＬ０及び＊ＢＬ０上に記憶内容を読み出した時の電
位差を、図１２の場合よりも大きくしている。

【００１６】

【発明が解決しようとする課題】強誘電体メモリが不揮
発性かつ書換容易性を有することから、銀行などで電子
マネーを取り扱うためのＩＣカードに強誘電体メモリを
用いることができる。この場合、記憶内容をソフト的に
消去するだけではセキュリティ上不充分であり、ハード
的に記憶内容を消去する必要がある。

【００１７】しかし、上述のような従来の強誘電体メモ
リでは、通常の書き込み動作を繰り返して１ビットずつ
記憶内容を消去しなければならないので、消去時間が長
くなると共に、消費電力が増加する原因となる。この問
題は、記憶容量が大きくなるほど大きくなる。本発明の
目的は、このような問題点に鑑み、複数のメモリセルの
内容を一括消去可能な強誘電体メモリを提供することに
ある。

【００１８】

【課題を解決するための手段及びその作用効果】請求項
１では、例えば図１に示す如く、強誘電体キャパシタの
一端に転送ゲートが接続された強誘電体メモリセルを備
え、複数の該強誘電体メモリセルの該強誘電体キャパシ
タの他端がプレート線に共通に接続された強誘電体メモ
リにおいて、該複数の強誘電体メモリセルの各々につい
て、該強誘電体キャパシタの該一端と共通線との間に接
続されたキャパシタと、該共通線と第１電源電位の導体
との間に接続され、消去信号の活性化に応答してオンに
なる第１消去スイッチ素子と、該プレート線と第２電源
電位の導体との間に接続され、該消去信号の活性化に応
答してオンになる第２消去スイッチ素子とを有する。

【００１９】強誘電体キャパシタ及びこれに接続された
キャパシタの容量をそれぞれＣＦ及びＣで表し、第１電
源電位と第２電源電位との差をＶＥで表すと、消去信号
の活性化により、強誘電体キャパシタにはＶＥＦ＝ＶＥ
・Ｃ／（ＣＦ＋Ｃ）の電圧が印加される。ＶＥ及びＣ
は、２値の一方のセルの強誘電体の自発分極が電圧ＶＥ
Ｆの印加により反転するように定められる。

【００２０】請求項１の強誘電体メモリによれば、消去
信号の活性化により複数の強誘電体メモリセルの各々に
ついて、２値の一方のセルが２値の他方になり、２値の
他方のセルは２値の他方のままとなって、複数の強誘電
体メモリセルの記憶内容が容易に一括消去されるという
効果を奏する。請求項２の強誘電体メモリでは、請求項
１において例えば図１に示す如く、行アドレスをデコー
ドした信号により選択される上記強誘電体メモリセルの
行毎に、上記第１及び第２消去スイッチ素子を有する。

【００２１】請求項３の強誘電体メモリでは、請求項２
において例えば図１に示す如く、上記第１及び第２消去
スイッチ素子の複数組に共通に上記消去信号が供給され
るように配線されている。この強誘電体メモリによれ
ば、複数行のメモリセルの記憶内容が一括消去されると
いう効果を奏する。

【００２２】請求項４の強誘電体メモリでは、請求項２
において例えば図３及び図４に示す如く、上記アドレス
をデコードした信号により選択された行に対応した上記
第１及び第２消去スイッチ素子に対してのみ上記消去信
号を供給する消去スイッチ制御回路をさらに有する。こ
の強誘電体メモリによれば、選択した行のみメモリセル
の記憶内容が一括消去されるという効果を奏する。

【００２３】請求項５では、例えば図５に示す如く、強
誘電体キャパシタの一端に転送ゲートが接続された強誘
電体メモリセルを備え、同一ワード線で選択される第１
及び第２の上記強誘電体メモリセルが相補値記憶のため
にビット線対の一方及び他方に接続され、複数の該第１
及び第２の強誘電体メモリセルの該強誘電体キャパシタ
の他端がプレート線に共通に接続された強誘電体メモリ
において、該複数の第１の強誘電体メモリセルの各々に
ついて、該強誘電体キャパシタの該一端と第１共通線と
の間に接続されたキャパシタと、該複数の第２の強誘電
体メモリセルの各々について、該強誘電体キャパシタの
該一端と第２共通線との間に接続されたキャパシタと、
該第１共通線と第１電源電位の導体との間に接続され、
消去信号の活性化に応答してオンになる第１消去スイッ
チ素子と、該プレート線と第２電源電位の導体との間に
接続され、該消去信号の活性化に応答してオンになる第
２消去スイッチ素子と、該第２共通線と第３電源電位の
導体との間に接続され、該消去信号の活性化に応答して
オンになる第３消去スイッチ素子とを有する。

【００２４】この強誘電体メモリによれば、消去信号の
活性化により第１と第２の強誘電体メモリセルの複数組
の各々について、第１の強誘電体メモリセルの強誘電体
キャパシタ及びこれに接続されたキャパシタに、第１電
源電位と第２電源電位の差が印加され、第２の強誘電体
メモリセルの強誘電体キャパシタ及びこれに接続された
キャパシタに、第３電源電位と第２電源電位の差が印加
されて、該複数組の相補的記憶内容が一括消去されると
いう効果を奏する。

【００２５】請求項６の強誘電体メモリでは、請求項５
において例えば図５に示す如く、行アドレスをデコード
した信号により選択される上記強誘電体メモリセルの行
毎に、上記第１、第２及び第３消去スイッチ素子を有す
る。請求項７の強誘電体メモリでは、請求項６において
例えば図５に示す如く、上記第１、第２及び第３消去ス
イッチ素子の複数組に共通に上記消去信号が供給される
ように配線されている。

【００２６】この強誘電体メモリによれば、複数行のメ
モリセルの記憶内容が一括消去されるという効果を奏す
る。請求項８の強誘電体メモリでは、請求項６において
例えば図６に示す如く、上記アドレスをデコードした信
号により選択された行に対応した上記第１、第２及び第
３消去スイッチ素子に対してのみ上記消去信号を供給す
る消去スイッチ制御回路をさらに有する。

【００２７】この強誘電体メモリによれば、選択した行
のみメモリセルの記憶内容が一括消去されるという効果
を奏する。請求項９では、例えば図７に示す如く、強誘
電体キャパシタの一端に転送ゲートが接続された強誘電
体メモリセルを備え、複数の該強誘電体メモリセルの該
強誘電体キャパシタの他端がプレート線に共通に接続さ
れた強誘電体メモリにおいて、該強誘電体キャパシタは
電極間に中間電極を備えており、該複数の強誘電体メモ
リセルの各々について、該中間電極が共通線に接続さ
れ、該共通線と第１電源電位の導体との間に接続され、
消去信号の活性化に応答してオンになる第１消去スイッ
チ素子と、該プレート線と第２電源電位の導体との間に
接続され、該消去信号の活性化に応答してオンになる第
２消去スイッチ素子とを有する。

【００２８】この強誘電体メモリによれば、消去信号の
活性化により複数の強誘電体メモリセルについて、中間
電極と、強誘電体キャパシタのプレート線側の電極との
間に第１電源電位と第２電源電位との差（消去電圧）が
印加され、これによりこの間の部分の誘電分極が一方向
にされて、複数の強誘電体メモリセルの記憶内容が一括
消去されるという効果を奏する。請求項１の場合よりも
弱い消去状態になるが、消去電源電圧がこの部分に印加
されるので、消去電源電圧を請求項１の場合よりも低く
することができる。

【００２９】請求項１０の強誘電体メモリでは、請求項
９において例えば図７に示す如く、行アドレスをデコー
ドした信号により選択される上記強誘電体メモリセルの
行毎に、上記第１及び第２消去スイッチ素子を有する。
請求項１１の強誘電体メモリでは、請求項１０において
例えば図７に示す如く、上記第１及び第２消去スイッチ
素子の複数組に共通に上記消去信号が供給されるように
配線されている。

【００３０】この強誘電体メモリによれば、複数行のメ
モリセルの記憶内容が一括消去されるという効果を奏す
る。請求項１２の強誘電体メモリでは、請求項１０にお
いて例えば図９に示す如く、上記アドレスをデコードし
た信号により選択された行に対応した上記第１及び第２
消去スイッチ素子に対してのみ上記消去信号を供給する
消去スイッチ制御回路をさらに有する。

【００３１】この強誘電体メモリによれば、選択した行
のみメモリセルの記憶内容が一括消去されるという効果
を奏する。請求項１３では、例えば図１０に示す如く、
強誘電体キャパシタの一端に転送ゲートが接続された強
誘電体メモリセルを備え、同一ワード線で選択される第
１及び第２の上記強誘電体メモリセルが相補値記憶のた
めにビット線対の一方及び他方に接続され、複数の該第
１及び第２の強誘電体メモリセルの該強誘電体キャパシ
タの他端がプレート線に共通に接続された強誘電体メモ
リにおいて、該強誘電体キャパシタは電極間に中間電極
を備えており、該複数の第１強誘電体メモリセルの各々
について、該中間電極が第１共通線に接続され、該複数
の第２強誘電体メモリセルの各々について、該中間電極
が第２共通線に接続され、該第１共通線と第１電源電位
の導体との間に接続され、消去信号の活性化に応答して
オンになる第１消去スイッチ素子と、該プレート線と第
２電源電位の導体との間に接続され、該消去信号の活性
化に応答してオンになる第２消去スイッチ素子と、該第
２共通線と第３電源電位の導体との間に接続され、該消
去信号の活性化に応答してオンになる第３消去スイッチ
素子とを有する。

【００３２】この強誘電体メモリによれば、消去信号の
活性化により第１と第２の強誘電体メモリセルの複数組
の各々につき消去用電圧が印加されて、該複数組の相補
的記憶内容が一括消去されるという効果を奏する。請求
項１４の強誘電体メモリでは、請求項１３において例え
ば図１０に示す如く、行アドレスをデコードした信号に
より選択される上記強誘電体メモリセルの行毎に、上記
第１、第２及び第３消去スイッチ素子を有する。

【００３３】請求項１５の強誘電体メモリでは、請求項
１４において例えば図１０に示す如く、上記第１、第２
及び第３消去スイッチ素子の複数組に共通に上記消去信
号が供給されるように配線されている。この強誘電体メ
モリによれば、複数行のメモリセルの記憶内容が一括消
去されるという効果を奏する。

【００３４】請求項１６の強誘電体メモリでは、請求項
１４において例えば図１１に示す如く、上記アドレスを
デコードした信号により選択された行に対応した上記第
１、第２及び第３消去スイッチ素子に対してのみ上記消
去信号を供給する消去スイッチ制御回路をさらに有す
る。この強誘電体メモリによれば、選択した行のみメモ
リセルの記憶内容が一括消去されるという効果を奏す
る。

【００３５】

【発明の実施の形態】以下、図面に基づいて本発明の実
施形態を説明する。［第１実施形態］図１は、本発明の第１実施形態の強誘
電体メモリの概略構成を示す。図１２と同一構成要素に
は、同一符号を付してその説明を省略する。

【００３６】メモリセル１０Ｂでは、強誘電体キャパシ
タ１１と転送ゲート１２との間のノードにキャパシタ１
３の一端が接続され、キャパシタ１３の他端が共通線Ｃ
ＯＭ０に接続されている。同一行の他のメモリセルにつ
いてもこれと同様である。消去スイッチ回路４０は、消
去電源電位ＶＥの導体とプレート線ＰＬ０との間に接続
されたＮＭＯＳトランジスタ４１と、グランド電位の導
体と共通線ＣＯＭ０との間に接続されたＮＭＯＳトラン
ジスタ４２とを備えている。ＮＭＯＳトランジスタ４１
及び４２のゲートには、制御回路２２Ａから消去信号Ｅ
ＲＳが供給される。

【００３７】行デコーダ２４のプレート線に対する出力
端は、非選択のとき０Ｖになっており、消去時に０Ｖに
なるので、この出力端を消去時にプレート線ＰＬ０から
切り離すため、プレート線ＰＬ０と行デコーダ２４の出
力端との間に、ＰＭＯＳトランジスタであるプレート線
分離／接続スイッチ４６が接続され、そのゲートに制御
回路２２Ａから消去信号ＥＲＳが供給される。

【００３８】他のメモリセル行についても上記同様であ
る。制御回路２２Ａには、負パルスの消去信号＊ＥＲＳ
が供給され、制御回路２２Ａはこれに応答して、正パル
スの消去信号ＥＲＳを、消去スイッチ回路４０内の全て
のＮＭＯＳトランジスタのゲート及び各プレート線に接
続されたプレート線分離／接続スイッチのゲートに供給
する。

【００３９】他の構成は、図１２のそれと同一である。
次に、上記の如く構成された本実施形態の動作を説明す
る。リード又はライトにおいては、消去信号＊ＥＲＳが
高レベルで消去信号ＥＲＳが低レベルであり、これによ
り消去スイッチ回路４０がオフになって、プレート線Ｐ
Ｌ０及び共通線ＣＯＭ０が消去スイッチ回路４０から電
気的に切り離されている。また、全てのプレート線分離
／接続スイッチ（４６）がオンになっている。フローテ
ィン状態の共通線ＣＯＭ０は、キャパシタ１３により強
誘電体キャパシタ１１と絶縁されている。

【００４０】したがって、リード及びライトの動作はそ
れぞれ、図１３及び図１４を参照して上述したものと同
一である。図２は、図１の装置の消去動作を示すタイム
チャートであり、‘０’のセルに対する‘０’書込消去
と‘１’のセルに対する‘０’書込消去とについて、強
誘電体の状態をヒステリシスループ上の黒点で示してい
る。

【００４１】時点ｔ０では、初期状態として消去信号Ｅ
ＲＳ、共通線ＣＯＭ０、プレート線ＰＬ０及び電圧ＶＦ
が０Ｖになっている。また、ワード線ＷＬ０、ビット線
ＢＬ０及び＊ＢＬ０も０Ｖになっている。制御回路２２
Ａは、消去信号＊ＥＲＳの立ち下がりに応答して、時点
ｔ１で消去信号ＥＲＳを立ち上げる。これにより、プレ
ート線分離／接続スイッチ４６がオフになり、ＮＭＯＳ
トランジスタ４１及び４２がオンになり、強誘電体キャ
パシタ１１と１３との直列接続に消去電源電圧ＶＥが印
加される。

【００４２】強誘電体キャパシタ１１及びキャパシタ１
３の容量をそれぞれＣＦ及びＣで表すと、強誘電体キャ
パシタ１１にはＶＥＦ＝ＶＥ・Ｃ／（ＣＦ＋Ｃ）の電圧
が印加される。ＶＥ及びＣは、２値の一方のセルの強誘
電体の自発分極が電圧ＶＥＦの印加により反転するよう
に定められる。電圧ＶＥＦの印加により、２値の一方の
セルが２値の他方になり、２値の他方のセルは２値の他
方のままとなって、一方のセル‘０’のセルは状態Ｓ２
０から状態Ｓ２１に遷移し、‘１’のセルは状態Ｓ３０
から状態Ｓ３１に遷移する。

【００４３】制御回路２２Ａは、消去信号＊ＥＲＳの立
ち上がりに応答して、時点ｔ２で消去信号ＥＲＳを立ち
下げる。これにより、消去スイッチ回路４０の全てのト
ランジスタがオフになって、共通線ＣＯＭ０が０Ｖまで
立ち下がり、同時に、プレート線分離／接続スイッチ４
６がオンになってプレート線ＰＬ０が０Ｖになる。した
がって電圧ＶＦが０Ｖになる。これにより、‘０’のセ
ルは状態Ｓ２２から状態Ｓ２３に遷移し、‘１’のセル
は状態Ｓ３２から状態Ｓ３３に遷移する。

【００４４】このようにして、全メモリセルの記憶内容
が‘０’になる。本第１実施形態によれば、全メモリセ
ルが一括消去されるので、消去動作が高速となる。ま
た、行系回路及び列系回路が不活性の状態で消去が行わ
れるので、メモリセルを１つずつアドレス指定して消去
する場合よりも消費電力が減少する。

【００４５】［第２実施形態］図３は、本発明の第２実
施形態の強誘電体メモリの概略構成を示す。この装置で
は、セルを行単位で消去可能にするために、消去スイッ
チ回路４０に対し消去スイッチ制御回路５０を備えてい
る。消去スイッチ制御回路５０は、制御回路２２Ａから
の消去信号ＥＲＳに応答して、消去スイッチ回路４０に
対し、行デコーダ２４で選択された行に対応したトラン
ジスタのみオフにする。

【００４６】図３の回路の一部の構成例を、図４に示
す。行デコーダ２４は、行デコーダコア２４ａと、出力
段のアンドゲート２４１〜２４４とを備えている。行デ
コーダコア２４ａは、行アドレスが０のとき出力Ｑ１を
‘１’、出力Ｑ２を‘０’とし、行アドレスが１のとき
出力Ｑ１を‘０’、出力Ｑ２を‘１’にする。出力Ｑ１
はアンドゲート２４１及び２４２の各々の一方の入力端
に供給され、出力Ｑ２はアンドゲート２４３及び２４４
の各々の一方の入力端に供給される。

【００４７】アンドゲート２４１及び２４３の各々の他
方の入力端には、図３の制御回路２２Ａからワード線タ
イミング信号ＴＷＬが供給される。この信号ＴＷＬは、
図１３又は図１４において、時点ｔ１で高レベルに遷移
し、時点ｔ５で低レベルに遷移する。アンドゲート２４
１及び２４３の出力端にはそれぞれワード線ＷＬ０及び
ＷＬ１が接続されている。

【００４８】アンドゲート２４２及び２４４の各々の他
方の入力端には、図３の制御回路２２Ａからプレート線
タイミング信号ＴＰＬが供給される。この信号ＴＰＬ
は、図１３又は図１４において、時点ｔ１で高レベルに
遷移し、時点ｔ４で低レベルに遷移する。アンドゲート
２４２及び２４４の出力端にはそれぞれプレート線ＰＬ
０及びＰＬ１が接続されている。

【００４９】消去スイッチ制御回路５０は、アンドゲー
ト５１及び５２を備え、アンドゲート５１及び５２の一
方の入力端にそれぞれ行デコーダコア２４ａから出力Ｑ
１及びＱ２が供給される。アンドゲート５１及び５２の
他方の入力端には図３の制御回路２２Ａから消去信号Ｅ
ＲＳが供給される。アンドゲート５１の出力端は消去ス
イッチ回路４０のＮＭＯＳトランジスタ４１及び４２の
ゲートに接続され、アンドゲート５２の出力端は消去ス
イッチ回路４０のＮＭＯＳトランジスタ４４及び４５の
ゲートに接続されている。

【００５０】図３において、行アドレスが行アドレスバ
ッファレジスタ２３に供給され、制御回路２２Ａはロウ
アドレスストローブ信号＊ＲＡＳの立ち下がりに応答し
て、行アドレスバッファレジスタ２３にラッチ信号を供
給する。行アドレスバッファレジスタ２３の出力が行デ
コーダコア２４ａでデコードされる。図２の時点ｔ１で
消去信号ＥＲＳが立ち上げられて、消去スイッチ制御回
路５０の出力が有効になり、選択されたメモリセル行の
消去が行われる。

【００５１】次に、制御回路２２Ａはロウアドレススト
ローブ信号＊ＲＡＳの立ち上がりに応答して、時点ｔ２
で消去信号ＥＲＳを立ち下げ、これにより消去スイッチ
制御回路５０の出力が無効になって消去動作が完了す
る。行単位でメモリセルの記憶内容を消去しても、１行
未満の消去すべきメモリセルが残っている場合には、そ
のメモリセルに対し従来と同様にメモリセルを１つずつ
アドレス指定して消去する。

【００５２】このようにして、任意のメモリセル群を高
速消去することが可能となる。［第３実施形態］図５は、本発明の第３実施形態の強誘
電体メモリの概略構成を示す。図１５と同一構成要素に
は、同一符号を付してその説明を省略する。メモリセル
１０Ｂ及び１０Ｃはそれぞれ、図１５のメモリセル１０
及び１０Ａに対応している。メモリセル１０Ｂ及び１０
Ｃは、図１のメモリセル１０Ｂと同一構成であるが、メ
モリセル１０Ｂのキャパシタ１３の一端が共通線ＣＯＭ
０１に接続されているのに対し、メモリセル１０Ｃのキ
ャパシタ１３の一端は、共通線ＣＯＭ０１と独立の共通
線ＣＯＭ０２に接続されている。同一行の他の列につい
ても同様である。

【００５３】共通線ＣＯＭ０１は、消去スイッチ回路４
０ＡのＮＭＯＳトランジスタ４２を介して消去電源電位
ＶＥの導体に接続され、共通線ＣＯＭ０２は、消去スイ
ッチ回路４０ＡのＮＭＯＳトランジスタ４３を介して消
去電源電位−ＶＥの導体に接続されている。プレート線
ＰＬ０は、消去スイッチ回路４０ＡのＮＭＯＳトランジ
スタ４１を介してグランド電位の導体に接続されてい
る。

【００５４】他の行についても上記同様である。消去ス
イッチ回路４０Ａ内のＮＭＯＳトランジスタのゲートは
共通に接続されており、これに制御回路２２Ａからの消
去信号ＥＲＳが供給される。他の構成は、図１５と同一
である。制御回路２２Ａは、消去信号＊ＥＲＳの立ち下
がりに応答して消去信号ＥＲＳを立ち上げ、これにより
消去スイッチ回路４０Ａ内のトランジスタが全てオンに
なる。これにより、強誘電体キャパシタ１１と１３の直
列接続には、メモリセル１０Ｂについては消去電源電圧
ＶＥが印加され、メモリセル１０Ｃについては消去電源
電圧−ＶＥが印加される。したがって、メモリセル１０
Ｂに‘１’が格納されメモリセル１０Ｃにこれと相補的
な‘０’が格納されて、記憶内容が消去される。他のメ
モリセル対についても同様である。

【００５５】［第４実施形態］図６は、本発明の第４実
施形態の強誘電体メモリの概略構成を示す。この装置で
は、消去スイッチ回路４０Ａに対し、図３と同様に消去
スイッチ制御回路５０Ａを備えて、行単位でメモリセル
の記憶内容を消去可能にしている。［第５実施形態］図１のように、強誘電体キャパシタ１
１と独立なキャパシタ１３を各セルに備えると、セル面
積が従来よりも増加する。

【００５６】そこで、第５実施形態の強誘電体メモリで
は、図７に示す如く、電極間に中間電極１４が配置され
た強誘電体キャパシタ１１Ａを用いて、図１のキャパシ
タ１３を省略している。電極間の中間電極１４の位置
は、中央位置よりも転送ゲート１２側の電極寄りの方
が、消去度向上の点で好ましい。中間電極１４は、同一
行のメモリセルに共通な共通線ＣＯＭ０に接続されてい
る。

【００５７】他の構成は、図１のそれと同一である。図
８は、図７の装置の消去動作を示すタイムチャートであ
り、‘０’のセルに対する‘０’書込消去と‘１’のセ
ルに対する‘０’書込消去とについて、強誘電体の状態
をヒステリシスループ上の黒点で示している。消去動作
は、図２の場合と同一である。ただし、強誘電体キャパ
シタ１１の転送ゲート１２側の電極がフローティング状
態になっているので、中間電極１４と、強誘電体キャパ
シタ１１のプレート線ＰＬ０側の電極との間に消去電源
電圧ＶＥが印加されてこの部分のみ消去される。したが
って、強誘電体キャパシタ１１Ａは全体として、図１の
場合よりも弱い消去状態になる。また、消去電源電圧Ｖ
Ｅがこの部分に印加されるので、これを図１の場合の消
去電源電圧ＶＥよりも低くすることができる。

【００５８】［第６実施形態］図９は、本発明の第６実
施形態の強誘電体メモリの概略構成を示す。この装置で
は、図８の装置に消去スイッチ制御回路５０が付加され
ており、図３と同様に、行単位でメモリセルの記憶内容
を消去可能にしている。［第７実施形態］図１０は、本発明の第７実施形態の強
誘電体メモリの概略構成を示す。

【００５９】この装置は、図５の装置においてメモリセ
ルを、図７で用いているメモリセルで置換した構成にな
っている。［第８実施形態］図１１は、本発明の第８実施形態の強
誘電体メモリの概略構成を示す。この装置では、図１０
の装置に消去スイッチ制御回路５０Ａが付加されてお
り、図６と同様に、行単位でメモリセルの記憶内容を消
去可能にしている。

【００６０】なお、本発明には外にも種々の変形例が含
まれる。例えば、消去用印加電圧の極性は、上記実施形
態の場合と逆であってもよいことは勿論である。上記実
施形態では各行のプレート線及び共通線にそれぞれ独立
な消去スイッチ素子を接続した場合を説明したが、複数
行のプレート線に共通の第１の消去スイッチ素子を接続
し、これに対応して複数行の共通線に共通の第２の消去
スイッチ素子を接続した構成であってもよい。

【００６１】また、図７において、強誘電体キャパシタ
１１Ａに対する転送ゲート１２の一端の接続先と共通線
の接続先とを逆にすることにより、中間電極１４と強誘
電体キャパシタ１１Ａの転送ゲート１２側の電極とから
なるキャパシタを図１のキャパシタ１３と対応させ、中
間電極１４と強誘電体キャパシタ１１Ａのプレート線Ｐ
Ｌ０側の電極とからなるキャパシタを図１のキャパシタ
１１と対応させよい。この場合、接続先を逆にする前の
場合よりも消去電源電圧ＶＥを高くする必要があるが、
消去動作により、強誘電体キャパシタ１１Ａの全体を消
去状態にすることができる。図９〜図１１についても前
記同様である。

【図面の簡単な説明】

【図１】本発明の第１実施形態の強誘電体メモリを示す
概略構成図である。

【図２】図１の装置の消去動作を示すタイムチャートで
ある。

【図３】本発明の第２実施形態の強誘電体メモリを示す
概略構成図である。

【図４】図３の一部の構成例を示す図である。

【図５】本発明の第３実施形態の強誘電体メモリを示す
概略構成図である。

【図６】本発明の第４実施形態の強誘電体メモリを示す
概略構成図である。

【図７】本発明の第５実施形態の強誘電体メモリを示す
概略構成図である。

【図８】図７の装置の消去動作を示すタイムチャートで
ある。

【図９】本発明の第６実施形態の強誘電体メモリを示す
概略構成図である。

【図１０】本発明の第７実施形態の強誘電体メモリを示
す概略構成図である。

【図１１】本発明の第８実施形態の強誘電体メモリを示
す概略構成図である。

【図１２】従来の強誘電体メモリの概略構成図である。

【図１３】図１２の装置のリード動作を示すタイムチャ
ートである。

【図１４】図１２の装置のライト動作を示すタイムチャ
ートである。

【図１５】従来の他の強誘電体メモリの概略構成図であ
る。

【符号の説明】

１０、１０Ａ〜１０Ｄメモリセル１１、１１Ａ強誘電体キャパシタ１２転送ゲート１３キャパシタ１４中間電極２２、２２Ａ制御回路２３行アドレスバッファレジスタ２４行デコーダ２４ａ行デコーダコア４０、４０Ａ消去スイッチ回路４６プレート線分離／接続スイッチ５０、５０Ａ消去スイッチ制御回路＊ＥＲＳ、ＥＲＳ消去信号ＣＯＭ０、ＣＯＭ０１、ＣＯＭ０２、ＣＯＭ２共通線ＶＥ消去電源電位Ｐ誘電分極ＰＬ０、ＰＬ１プレート線ＷＬ０、ＷＬ１ワード線

Claims

【特許請求の範囲】

【請求項１】強誘電体キャパシタの一端に転送ゲート
が接続された強誘電体メモリセルを備え、複数の該強誘
電体メモリセルの該強誘電体キャパシタの他端がプレー
ト線に共通に接続された強誘電体メモリにおいて、該複数の強誘電体メモリセルの各々について、該強誘電
体キャパシタの該一端と共通線との間に接続されたキャ
パシタと、該共通線と第１電源電位の導体との間に接続され、消去
信号の活性化に応答してオンになる第１消去スイッチ素
子と、該プレート線と第２電源電位の導体との間に接続され、
該消去信号の活性化に応答してオンになる第２消去スイ
ッチ素子と、を有することを特徴とする強誘電体メモリ。
【請求項２】行アドレスをデコードした信号により選
択される上記強誘電体メモリセルの行毎に、上記第１及
び第２消去スイッチ素子を有することを特徴とする請求
項１記載の強誘電体メモリ。
【請求項３】上記第１及び第２消去スイッチ素子の複
数組に共通に上記消去信号が供給されるように配線され
ていることを特徴とする請求項２記載の強誘電体メモ
リ。
【請求項４】上記アドレスをデコードした信号により
選択された行に対応した上記第１及び第２消去スイッチ
素子に対してのみ上記消去信号を供給する消去スイッチ
制御回路をさらに有することを特徴とする請求項２記載
の強誘電体メモリ。
【請求項５】強誘電体キャパシタの一端に転送ゲート
が接続された強誘電体メモリセルを備え、同一ワード線
で選択される第１及び第２の上記強誘電体メモリセルが
相補値記憶のためにビット線対の一方及び他方に接続さ
れ、複数の該第１及び第２の強誘電体メモリセルの該強
誘電体キャパシタの他端がプレート線に共通に接続され
た強誘電体メモリにおいて、該複数の第１の強誘電体メモリセルの各々について、該
強誘電体キャパシタの該一端と第１共通線との間に接続
されたキャパシタと、該複数の第２の強誘電体メモリセルの各々について、該
強誘電体キャパシタの該一端と第２共通線との間に接続
されたキャパシタと、該第１共通線と第１電源電位の導体との間に接続され、
消去信号の活性化に応答してオンになる第１消去スイッ
チ素子と、該プレート線と第２電源電位の導体との間に接続され、
該消去信号の活性化に応答してオンになる第２消去スイ
ッチ素子と、該第２共通線と第３電源電位の導体との間に接続され、
該消去信号の活性化に応答してオンになる第３消去スイ
ッチ素子と、を有することを特徴とする強誘電体メモリ。
【請求項６】行アドレスをデコードした信号により選
択される上記強誘電体メモリセルの行毎に、上記第１、
第２及び第３消去スイッチ素子を有することを特徴とす
る請求項５記載の強誘電体メモリ。
【請求項７】上記第１、第２及び第３消去スイッチ素
子の複数組に共通に上記消去信号が供給されるように配
線されていることを特徴とする請求項６記載の強誘電体
メモリ。
【請求項８】上記アドレスをデコードした信号により
選択された行に対応した上記第１、第２及び第３消去ス
イッチ素子に対してのみ上記消去信号を供給する消去ス
イッチ制御回路をさらに有することを特徴とする請求項
６記載の強誘電体メモリ。
【請求項９】強誘電体キャパシタの一端に転送ゲート
が接続された強誘電体メモリセルを備え、複数の該強誘
電体メモリセルの該強誘電体キャパシタの他端がプレー
ト線に共通に接続された強誘電体メモリにおいて、該強誘電体キャパシタは電極間に中間電極を備えてお
り、該複数の強誘電体メモリセルの各々について、該中
間電極が共通線に接続され、該共通線と第１電源電位の導体との間に接続され、消去
信号の活性化に応答してオンになる第１消去スイッチ素
子と、該プレート線と第２電源電位の導体との間に接続され、
該消去信号の活性化に応答してオンになる第２消去スイ
ッチ素子と、を有することを特徴とする強誘電体メモリ。
【請求項１０】行アドレスをデコードした信号により
選択される上記強誘電体メモリセルの行毎に、上記第１
及び第２消去スイッチ素子を有することを特徴とする請
求項９記載の強誘電体メモリ。
【請求項１１】上記第１及び第２消去スイッチ素子の
複数組に共通に上記消去信号が供給されるように配線さ
れていることを特徴とする請求項１０記載の強誘電体メ
モリ。
【請求項１２】上記アドレスをデコードした信号によ
り選択された行に対応した上記第１及び第２消去スイッ
チ素子に対してのみ上記消去信号を供給する消去スイッ
チ制御回路をさらに有することを特徴とする請求項１０
記載の強誘電体メモリ。
【請求項１３】強誘電体キャパシタの一端に転送ゲー
トが接続された強誘電体メモリセルを備え、同一ワード
線で選択される第１及び第２の上記強誘電体メモリセル
が相補値記憶のためにビット線対の一方及び他方に接続
され、複数の該第１及び第２の強誘電体メモリセルの該
強誘電体キャパシタの他端がプレート線に共通に接続さ
れた強誘電体メモリにおいて、該強誘電体キャパシタは電極間に中間電極を備えてお
り、該複数の第１強誘電体メモリセルの各々について、
該中間電極が第１共通線に接続され、該複数の第２強誘
電体メモリセルの各々について、該中間電極が第２共通
線に接続され、該第１共通線と第１電源電位の導体との間に接続され、
消去信号の活性化に応答してオンになる第１消去スイッ
チ素子と、該プレート線と第２電源電位の導体との間に接続され、
該消去信号の活性化に応答してオンになる第２消去スイ
ッチ素子と、該第２共通線と第３電源電位の導体との間に接続され、
該消去信号の活性化に応答してオンになる第３消去スイ
ッチ素子と、を有することを特徴とする強誘電体メモリ。
【請求項１４】行アドレスをデコードした信号により
選択される上記強誘電体メモリセルの行毎に、上記第
１、第２及び第３消去スイッチ素子を有することを特徴
とする請求項１３記載の強誘電体メモリ。
【請求項１５】上記第１、第２及び第３消去スイッチ
素子の複数組に共通に上記消去信号が供給されるように
配線されていることを特徴とする請求項１４記載の強誘
電体メモリ。
【請求項１６】上記アドレスをデコードした信号によ
り選択された行に対応した上記第１、第２及び第３消去
スイッチ素子に対してのみ上記消去信号を供給する消去
スイッチ制御回路をさらに有することを特徴とする請求
項１４記載の強誘電体メモリ。