JPH0194592A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH0194592A JPH0194592A JP62251983A JP25198387A JPH0194592A JP H0194592 A JPH0194592 A JP H0194592A JP 62251983 A JP62251983 A JP 62251983A JP 25198387 A JP25198387 A JP 25198387A JP H0194592 A JPH0194592 A JP H0194592A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- word line
- signal
- address
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 230000008859 change Effects 0.000 abstract description 13
- 238000010586 diagram Methods 0.000 description 17
- 210000004027 cell Anatomy 0.000 description 15
- 230000000694 effects Effects 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 4
- 238000007493 shaping process Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000009849 deactivation Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 238000012015 optical character recognition Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 210000000352 storage cell Anatomy 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/14—Word line organisation; Word line lay-out
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目 次〕
概要
産業上の利用分野
従来の技術 (第8.9図)発明が
解決しようとする問題点 問題点を解決するための手段 作用 実施例 ダイナミックRAMの全体構成の説明 (第2図) タイミング回路の説明 (第3図)行アドレスラ
ッチ回路の説明 (第4図)行アドレスデコーダ回路の
説明(第5図)ダミー回路の説明 (第6図
)回路動作の説明 (第7図)発明の効果 〔概 要〕 半導体メモリに関し、 誤動作を引き起こすことなく、プリチャージタイムtR
Pを短縮することを目的とし、1つのワード線を指定す
る外部からのアドレス信号を所定の時間内部に保持する
保持手段と、保持されたアドレス信号に基づいて1つの
ワード線を指定し、該ワード線の電位を所定の高電位へ
と上昇させ、その後、所定の低電位へと下降させる電位
可変手段と、前記ワード線の電位が所定の低電位に移行
したとき、保持手段に保持されたアドレス信号の保持解
除を指令する指令信号を出力する信号出力手段と、によ
り構成している。
解決しようとする問題点 問題点を解決するための手段 作用 実施例 ダイナミックRAMの全体構成の説明 (第2図) タイミング回路の説明 (第3図)行アドレスラ
ッチ回路の説明 (第4図)行アドレスデコーダ回路の
説明(第5図)ダミー回路の説明 (第6図
)回路動作の説明 (第7図)発明の効果 〔概 要〕 半導体メモリに関し、 誤動作を引き起こすことなく、プリチャージタイムtR
Pを短縮することを目的とし、1つのワード線を指定す
る外部からのアドレス信号を所定の時間内部に保持する
保持手段と、保持されたアドレス信号に基づいて1つの
ワード線を指定し、該ワード線の電位を所定の高電位へ
と上昇させ、その後、所定の低電位へと下降させる電位
可変手段と、前記ワード線の電位が所定の低電位に移行
したとき、保持手段に保持されたアドレス信号の保持解
除を指令する指令信号を出力する信号出力手段と、によ
り構成している。
本発明はマルチプレクスされたアドレス信号を受ける半
導体メモリに関し、詳しくは、行アドレス信号のラッチ
解除タイミングを、ワード線の実際の電位変化に応答さ
せ、プリチャージタイムを短縮させた半導体メモリに関
する。
導体メモリに関し、詳しくは、行アドレス信号のラッチ
解除タイミングを、ワード線の実際の電位変化に応答さ
せ、プリチャージタイムを短縮させた半導体メモリに関
する。
一般に、ダイナミックRAMはスタテックRAMに比し
てメモリセルを構成する素子数が少ないので高集積化に
適しており、このため、ビットあたりの価格が安く、C
PU等のメインメモリや各種のメモリ装置として広く使
用されている。
てメモリセルを構成する素子数が少ないので高集積化に
適しており、このため、ビットあたりの価格が安く、C
PU等のメインメモリや各種のメモリ装置として広く使
用されている。
また、アドレスマルチプレクス型のダイナミックRAM
ではそのアドレッシング動作を、まず、はじめにメモリ
セルアレイの任意の行を先に指定し、その後、任意の列
を指定して、これら指定された行と列の交点のメモリセ
ルを選択して行っている。したがって、行を指定する行
アドレスと列を指定する列アドレスとを同時に取り込む
必要がないので、アドレス線やアドレスピンを両アドレ
ス間で共有することができ、パフケージの小型化や周辺
配線数の削減と相まって、PCB (プリント基板)上
の実装密度をより高めている。
ではそのアドレッシング動作を、まず、はじめにメモリ
セルアレイの任意の行を先に指定し、その後、任意の列
を指定して、これら指定された行と列の交点のメモリセ
ルを選択して行っている。したがって、行を指定する行
アドレスと列を指定する列アドレスとを同時に取り込む
必要がないので、アドレス線やアドレスピンを両アドレ
ス間で共有することができ、パフケージの小型化や周辺
配線数の削減と相まって、PCB (プリント基板)上
の実装密度をより高めている。
従来のアドレスマルチプレクス型のダイナミックRAM
としては、例えば、第8図に示すようなものがある。な
お、第8図はダイナミックRAMの一部の回路を抜粋し
て示し、他は後述の実施例と同一なのでここでの説明を
省略する。第8図において、1はダイナミックRAMで
あり、ダイナミックRAMIには、CPU等の外部装置
から複数ビット(本例ではA0〜A6の7ビツト)のア
ドレス信号や行アドレスストローブ信号(以下、RAS
という)などが入力されている。RASは所定のサイク
ルタイムtRCで[H)、(L)を繰り返す負論理の信
号であり、このRASはタイミング回路2に入力されて
いる。タイミング回路2はRASの立下がりタイミング
から所定の時間後に、ラッチイネーブル信号LEを電源
VD11レベルにセントして行アドレスラッチ3に出力
する。行アドレスラッチ3は、LEのvI、Ilレベル
セット直前に入力されたアドレス信号を行アドレスとし
てラッチし、この行アドレスに基づいて任意のワード線
に割り当てられた内部アドレスIAを発生する。アドレ
スデコーダ4は内部アドレスIAに従って任意のワード
線を選択し、このワード線に対して電源VDI+もしく
はVoより高電位のワードライン信号WLを出力する。
としては、例えば、第8図に示すようなものがある。な
お、第8図はダイナミックRAMの一部の回路を抜粋し
て示し、他は後述の実施例と同一なのでここでの説明を
省略する。第8図において、1はダイナミックRAMで
あり、ダイナミックRAMIには、CPU等の外部装置
から複数ビット(本例ではA0〜A6の7ビツト)のア
ドレス信号や行アドレスストローブ信号(以下、RAS
という)などが入力されている。RASは所定のサイク
ルタイムtRCで[H)、(L)を繰り返す負論理の信
号であり、このRASはタイミング回路2に入力されて
いる。タイミング回路2はRASの立下がりタイミング
から所定の時間後に、ラッチイネーブル信号LEを電源
VD11レベルにセントして行アドレスラッチ3に出力
する。行アドレスラッチ3は、LEのvI、Ilレベル
セット直前に入力されたアドレス信号を行アドレスとし
てラッチし、この行アドレスに基づいて任意のワード線
に割り当てられた内部アドレスIAを発生する。アドレ
スデコーダ4は内部アドレスIAに従って任意のワード
線を選択し、このワード線に対して電源VDI+もしく
はVoより高電位のワードライン信号WLを出力する。
一方、メモリセルアレイ5に配線された行方向の任意の
ワード線には、図示は略すが行方向に並べられた複数の
FETのゲートが接続されており、これらのFETはワ
ード線の電位上昇によってONし、各FETと対をなす
メモリ素子を図示しない各ビット線に接続する。すなわ
ち、任意のワード線の電位を上昇させることにより、こ
のワード線に接続されたFETとメモリ素子からなる複
数のメモリセルがセレクトされ、列方向に配列された多
数のビット線を介してセンスアンプ6に接続される。そ
して、このセンスアンプ6内の1つのアンプが後述する
列アドレスで選択されると、このアンプに対応するビッ
ト線と前記任意のワード線との交点に位置する1つのメ
モリセルに、例えば情報を書き込んだり、あるいはメモ
リセルから情報を読み出したりすることが可能になる。
ワード線には、図示は略すが行方向に並べられた複数の
FETのゲートが接続されており、これらのFETはワ
ード線の電位上昇によってONし、各FETと対をなす
メモリ素子を図示しない各ビット線に接続する。すなわ
ち、任意のワード線の電位を上昇させることにより、こ
のワード線に接続されたFETとメモリ素子からなる複
数のメモリセルがセレクトされ、列方向に配列された多
数のビット線を介してセンスアンプ6に接続される。そ
して、このセンスアンプ6内の1つのアンプが後述する
列アドレスで選択されると、このアンプに対応するビッ
ト線と前記任意のワード線との交点に位置する1つのメ
モリセルに、例えば情報を書き込んだり、あるいはメモ
リセルから情報を読み出したりすることが可能になる。
一方、RASが立上がると、書き込みや読み出し動作を
行ういわゆるアクティブ状態からリセット動作のための
非アクテイブ状態へと移行し、第9図に示すようにRA
Sの立上がりからt1時間後にワードライン信号WLを
0電位方向へと変化させ、さらに、百X1の立上がりか
らt2時間後にラッチイネーブル信号LEを立下げてい
る。このLEの立下りによって行アドレスラッチ3のラ
ンチが解除され、内部アドレスIAをO電位に復帰させ
て各種リセット動作を開始している。
行ういわゆるアクティブ状態からリセット動作のための
非アクテイブ状態へと移行し、第9図に示すようにRA
Sの立上がりからt1時間後にワードライン信号WLを
0電位方向へと変化させ、さらに、百X1の立上がりか
らt2時間後にラッチイネーブル信号LEを立下げてい
る。このLEの立下りによって行アドレスラッチ3のラ
ンチが解除され、内部アドレスIAをO電位に復帰させ
て各種リセット動作を開始している。
しかしながら、このような従来のダイナミックRAMに
あっては、実際のワード線の電位変化にかかわらず、一
定の時間t!後にアドレス信号のランチを解除して各種
リセット動作を開始する構成となっていたため、このt
2はプロセスのバラツキや動作マージンを考慮して、少
なくとも予想されるワード線の0電位到達時間txから
、さらに所定の余裕時間tα後となるように調節する必
要があった。したがって、RASの立上がりから次回の
RASの立下がりまでのいわゆるプリチャージタイムt
□が余裕時間tα分だけ長くなり、その結果、サイクル
タイムtRCが長くなって、単位時間当たりの書き込み
や読み出しの情報量が制限されるといった問題点があっ
た。
あっては、実際のワード線の電位変化にかかわらず、一
定の時間t!後にアドレス信号のランチを解除して各種
リセット動作を開始する構成となっていたため、このt
2はプロセスのバラツキや動作マージンを考慮して、少
なくとも予想されるワード線の0電位到達時間txから
、さらに所定の余裕時間tα後となるように調節する必
要があった。したがって、RASの立上がりから次回の
RASの立下がりまでのいわゆるプリチャージタイムt
□が余裕時間tα分だけ長くなり、その結果、サイクル
タイムtRCが長くなって、単位時間当たりの書き込み
や読み出しの情報量が制限されるといった問題点があっ
た。
あるいは、このような問題点を避けるために、上記余裕
時間tαが極力小さくなるように時間t2を調節すると
、今度はワード線の電位が完全に落ち切らないうちにラ
ッチが解除される可能性があり、多重アクセス等の誤動
作が発生する。
時間tαが極力小さくなるように時間t2を調節すると
、今度はワード線の電位が完全に落ち切らないうちにラ
ッチが解除される可能性があり、多重アクセス等の誤動
作が発生する。
本発明は、このような点に鑑みてなされたもので、多重
アクセス等の誤動作を引き起こすことなく、プリチャー
ジタイムt□を短縮化し、単位時間当たりの書き込みや
読み出しの情報量を増やすことを可能にした半導体メモ
リを提供することを目的としている。
アクセス等の誤動作を引き起こすことなく、プリチャー
ジタイムt□を短縮化し、単位時間当たりの書き込みや
読み出しの情報量を増やすことを可能にした半導体メモ
リを提供することを目的としている。
第1図は本発明の半導体メモリの原理ブロック図を示す
。
。
第1図において、1つのワード線1を指定する外部から
のアドレス信号を所定の時間内部に保持する保持手段2
と、保持されたアドレス信号に基づいて1つのワード線
1を指定し、該ワード線1の電位を所定の高電位へと上
昇させ、その後、所定の低電位へと下降させる電位可変
手段3と、前記ワード線工の電位が所定の低電位に移行
したとき、保持手段2に保持されたアドレス信号の保持
解除を指令する指令信号を出力する信号出力手段4と、
により構成している。
のアドレス信号を所定の時間内部に保持する保持手段2
と、保持されたアドレス信号に基づいて1つのワード線
1を指定し、該ワード線1の電位を所定の高電位へと上
昇させ、その後、所定の低電位へと下降させる電位可変
手段3と、前記ワード線工の電位が所定の低電位に移行
したとき、保持手段2に保持されたアドレス信号の保持
解除を指令する指令信号を出力する信号出力手段4と、
により構成している。
本発明では、ワード線の電位の変化に応答してアドレス
ラッチのランチが解除される。
ラッチのランチが解除される。
したがって、速やかにリセット動作に移行することがで
き、プリチャージタイムtRPを短縮化し、ひいてはサ
イクルタイムtRcを短縮化して単位時間当たりの書き
込みや読み出しの情報量を増やすことが可能となる。
き、プリチャージタイムtRPを短縮化し、ひいてはサ
イクルタイムtRcを短縮化して単位時間当たりの書き
込みや読み出しの情報量を増やすことが可能となる。
以下、本発明の実施例を図面に基づいて説明する。
第2〜7図は本発明に係る半導体メモリの一実施例を示
す図であり、16にのダイナミックRAMに適用した例
である。
す図であり、16にのダイナミックRAMに適用した例
である。
第2図は、ダイナミックRAM20の全体構成を示す図
である。ダイナミックRAM20は、各回路を制御して
読み出しや書き込み等の動作サイクルをコントロールす
る制御回路21と、動作サイクルを実行するうえで必要
な各種クロック信号φ4、φ2・・・・・・を発生する
とともに、マルチプレクスして入力されたそれぞれの行
アドレス信号および列アドレス信号をラッチさせるラッ
チイネーブル信号(指令信号)LE、や、ラッチイネー
ブル信号LE2を発生するタイミング回路(信号出力手
段)22と、ラッチイネーブル信号LEIに基づいてそ
のとき入力された外部アドレス信号A o −A’。
である。ダイナミックRAM20は、各回路を制御して
読み出しや書き込み等の動作サイクルをコントロールす
る制御回路21と、動作サイクルを実行するうえで必要
な各種クロック信号φ4、φ2・・・・・・を発生する
とともに、マルチプレクスして入力されたそれぞれの行
アドレス信号および列アドレス信号をラッチさせるラッ
チイネーブル信号(指令信号)LE、や、ラッチイネー
ブル信号LE2を発生するタイミング回路(信号出力手
段)22と、ラッチイネーブル信号LEIに基づいてそ
のとき入力された外部アドレス信号A o −A’。
を行アドレスとしてラッチするとともに、ラッチされた
行アドレス信号に基づいて内部アドレス信号IA6〜I
Anを発生する行アドレスラッチ回路(保持手段)23
と、ラッチイネーブル信号LE2に基づいてそのとき入
力されたアドレス信号A。
行アドレス信号に基づいて内部アドレス信号IA6〜I
Anを発生する行アドレスラッチ回路(保持手段)23
と、ラッチイネーブル信号LE2に基づいてそのとき入
力されたアドレス信号A。
〜A7を列アドレスとしてラッチするとともに、ラッチ
された列アドレス信号に基づいて内部アドレス信号IA
o’〜IA、’を発生する列アドレスラッチ回路24と
、内部アドレス信号IA、〜■A7に基づいて後述のワ
ード線の中の1つを選択し、選択されたワード線を充電
する行アドレスデコーダ(電位可変手段)25と、内部
アドレス信号IAo’〜lAl1 ’に基づいて後述の
ビット線の1つを選択する列アドレスデコーダ26と、
選択されたビット線の電位と所定の基準電位とを比較し
、例えば、読み出しサイクルでは、この比較結果に基づ
いて読み出し情報を出力するセンスアンプ27と、動作
サイクルに従ってセンスアンプ27からの読み出し情報
を外部回路に出力情報り。uアとして出力したり、ある
いは外部回路からの入力情報DINをセンスアンプ27
に送出するI10回路28と、多数の記憶セル(後述す
る)がマトリクス配列されたメモリセルアレイ29と、
メモリセルアレイ29の実際のワード線(図示せず)と
ほぼ同一の抵抗骨や容量分を保有して、実際のワード線
の電位変化に相似して応答する電位信号WLLを出力す
るダミー回路30と、を有し、 メモリセルアレイ29は行方向の多数のワード線と、列
方向の多数のビット線と、該ワード線の電位が所定の高
電位に上昇するとONL、所定の低電位に下降するとO
FFするスイッチ素子および該スイッチ素子を介してビ
ット線に接続される記憶素子からなる多数のメモリセル
と、を備えている。
された列アドレス信号に基づいて内部アドレス信号IA
o’〜IA、’を発生する列アドレスラッチ回路24と
、内部アドレス信号IA、〜■A7に基づいて後述のワ
ード線の中の1つを選択し、選択されたワード線を充電
する行アドレスデコーダ(電位可変手段)25と、内部
アドレス信号IAo’〜lAl1 ’に基づいて後述の
ビット線の1つを選択する列アドレスデコーダ26と、
選択されたビット線の電位と所定の基準電位とを比較し
、例えば、読み出しサイクルでは、この比較結果に基づ
いて読み出し情報を出力するセンスアンプ27と、動作
サイクルに従ってセンスアンプ27からの読み出し情報
を外部回路に出力情報り。uアとして出力したり、ある
いは外部回路からの入力情報DINをセンスアンプ27
に送出するI10回路28と、多数の記憶セル(後述す
る)がマトリクス配列されたメモリセルアレイ29と、
メモリセルアレイ29の実際のワード線(図示せず)と
ほぼ同一の抵抗骨や容量分を保有して、実際のワード線
の電位変化に相似して応答する電位信号WLLを出力す
るダミー回路30と、を有し、 メモリセルアレイ29は行方向の多数のワード線と、列
方向の多数のビット線と、該ワード線の電位が所定の高
電位に上昇するとONL、所定の低電位に下降するとO
FFするスイッチ素子および該スイッチ素子を介してビ
ット線に接続される記憶素子からなる多数のメモリセル
と、を備えている。
また、ダイナミックRAM20にはCPU等の外部回路
からパラレル転送される正論理のアドレス信号A0〜A
、、や各種のタイミング信号(行アドレスストローブ信
号RAS、列アドレスストロ−が入力され、さらに、ダ
イナミックRAM20と外部回路との間には必要に応じ
て入出力情報DIM、008丁がシリアルでやりとりさ
れる。上記タイミング信号のうちRASおよびCASは
共に同一周期、かつ、負論理の信号であり、そして立下
がりのタイミングはCASの方が遅い。また、アドレス
信号A0〜A1はRASの立下がりタイミングとCAS
の立下がりタイミングの2回転送され、1回目は行アド
レス、2回目は列アドレスとしてこれら両方のアドレス
信号でひとつのメモリセルを指定する。
からパラレル転送される正論理のアドレス信号A0〜A
、、や各種のタイミング信号(行アドレスストローブ信
号RAS、列アドレスストロ−が入力され、さらに、ダ
イナミックRAM20と外部回路との間には必要に応じ
て入出力情報DIM、008丁がシリアルでやりとりさ
れる。上記タイミング信号のうちRASおよびCASは
共に同一周期、かつ、負論理の信号であり、そして立下
がりのタイミングはCASの方が遅い。また、アドレス
信号A0〜A1はRASの立下がりタイミングとCAS
の立下がりタイミングの2回転送され、1回目は行アド
レス、2回目は列アドレスとしてこれら両方のアドレス
信号でひとつのメモリセルを指定する。
第3図はタイミング回路22の一部を示す図であり、ラ
ッチイネーブル信号LE、を生成する部分を抜粋して示
す図である。
ッチイネーブル信号LE、を生成する部分を抜粋して示
す図である。
第3図において、タイミング回路22には、RA丁を所
定時間遅延させてプレイストローブDRA丁を出力する
プレイ回路31と、ダミー回路30からの電位信号WL
Lを反転させるインバータ32と、インバータ32の出
力が(H)レベルのとき「π】Sを反転させて通過させ
るNAND33とを有している。
定時間遅延させてプレイストローブDRA丁を出力する
プレイ回路31と、ダミー回路30からの電位信号WL
Lを反転させるインバータ32と、インバータ32の出
力が(H)レベルのとき「π】Sを反転させて通過させ
るNAND33とを有している。
NAND33からのDRAS反転出力はラッチイネーブ
ル信号LE、として行アドレスラッチ回路23に出力さ
れ、このラッチイネーブル信号LE。
ル信号LE、として行アドレスラッチ回路23に出力さ
れ、このラッチイネーブル信号LE。
の(H)レベル期間、行アドレスラッチ回路23のラッ
チを保持する。すなわち、ラッチイネーブル信号LE、
は、ダミー回路30からの電位信号WLLが所定の低電
位となる(L)レベルにある間、DRASに応じて(H
)レベルにセットされ、また、電位信号WLLが所定の
高電位となる〔H〕レベルにある間、DRASにかかわ
らず(H)レベルを維持する。そして、DRASが(H
)レベルとなり、かつ、電位信号WLLが(L)レベル
に落ちると、ラッチイネーブル信号L E + は〔L
〕レベルにリセットされる。したがって、ラッチイネー
ブル信号LEIのセット(〔H〕レベル)は、DRAS
によってコントロールさし、−方、リセット(〔L〕レ
ベル)は、電位信号WLLによってコントロールされる
。
チを保持する。すなわち、ラッチイネーブル信号LE、
は、ダミー回路30からの電位信号WLLが所定の低電
位となる(L)レベルにある間、DRASに応じて(H
)レベルにセットされ、また、電位信号WLLが所定の
高電位となる〔H〕レベルにある間、DRASにかかわ
らず(H)レベルを維持する。そして、DRASが(H
)レベルとなり、かつ、電位信号WLLが(L)レベル
に落ちると、ラッチイネーブル信号L E + は〔L
〕レベルにリセットされる。したがって、ラッチイネー
ブル信号LEIのセット(〔H〕レベル)は、DRAS
によってコントロールさし、−方、リセット(〔L〕レ
ベル)は、電位信号WLLによってコントロールされる
。
第4図は行アドレスラッチ回路23を示す図である。な
お、行アドレスランチ回路23はアドレス信号のビット
数(A、〜A、)分の回路を有しているが、これらは同
一の構成のため、ここではアドレス信号A、に関係する
回路を例として示す。
お、行アドレスランチ回路23はアドレス信号のビット
数(A、〜A、)分の回路を有しているが、これらは同
一の構成のため、ここではアドレス信号A、に関係する
回路を例として示す。
第4図において、T、〜T、はPチャネルのMOS)ラ
ンジスタ、T6〜TllはNチャネルのMOSトランジ
スタ、34はインバータである。MOSトランジスタT
b 、T t はそれぞれのゲート、ドレイン間がた
すき掛けに接続されてフリップフロップを構成し、これ
らMOS)ランジスタT5、T7のドレインと電源■。
ンジスタ、T6〜TllはNチャネルのMOSトランジ
スタ、34はインバータである。MOSトランジスタT
b 、T t はそれぞれのゲート、ドレイン間がた
すき掛けに接続されてフリップフロップを構成し、これ
らMOS)ランジスタT5、T7のドレインと電源■。
の間にはMOS)ランジスタT、 、’rzおよびMO
S)ランジスタT1、T4が負荷として接続されている
。MOSトランジスタT6、T、の共通にされたソース
にはMOSトランジスタT8のドレインが接続され、M
OSトランジスタT、のソースは接地されている。
S)ランジスタT1、T4が負荷として接続されている
。MOSトランジスタT6、T、の共通にされたソース
にはMOSトランジスタT8のドレインが接続され、M
OSトランジスタT、のソースは接地されている。
MOS)ランジスタT6のドレインおよびMOSトラン
ジスタT7のゲートにはクロック信号φ1により0N1
0FFするMOS)ランジスタT。
ジスタT7のゲートにはクロック信号φ1により0N1
0FFするMOS)ランジスタT。
を介してアドレス信号AIが印加され、また、MOS)
ランジスタT、のドレインおよびMOS)ランジスタT
6のゲートにはインバータ34で反転されたアドレス信
号AIが、クロック信号φ1により0N10FFするM
OSトランジスタT1゜を介して印加されている。さら
に、MOS)ランジスタT、 、T、およびMOS)ラ
ンジスタT8の各ゲートにはラッチイネーブル信号LE
、が印加されており、MOS)ランジスタT、、T、は
ラッチイネーブル信号LEIの(L)レベル期間におい
てONL、MOSトランジスタT、 、T、のドレイン
に電源vDDを印加してフリップフロップをリセットす
る。一方、MOS)ランジスタTllはラッチイネーブ
ル信号LE、の(H)レベル期間においてONL、フリ
ップフロップを活性化させる。
ランジスタT、のドレインおよびMOS)ランジスタT
6のゲートにはインバータ34で反転されたアドレス信
号AIが、クロック信号φ1により0N10FFするM
OSトランジスタT1゜を介して印加されている。さら
に、MOS)ランジスタT、 、T、およびMOS)ラ
ンジスタT8の各ゲートにはラッチイネーブル信号LE
、が印加されており、MOS)ランジスタT、、T、は
ラッチイネーブル信号LEIの(L)レベル期間におい
てONL、MOSトランジスタT、 、T、のドレイン
に電源vDDを印加してフリップフロップをリセットす
る。一方、MOS)ランジスタTllはラッチイネーブ
ル信号LE、の(H)レベル期間においてONL、フリ
ップフロップを活性化させる。
MOSトランジスタT、 、T、。を介してフリップフ
ロップに入力された外部アドレス信号A、は、そのレベ
ルに応じてMOSトランジスタT6あるいはMOS)ラ
ンジスタT7をONL、、例えば、外部アドレス信号A
1が外部回路で選択され正論理、すなわち(H)レベル
で入力したときはMOSトランジスタT、がONL、M
OS)ランジスタT6をOFFしてMOS)ランジスタ
Tマのドレイン電位を(L)レベルにラッチする。そし
て、MOS)ランジスタT7のドレイン電位はMOSト
ランジスタT5とMOS)ランジスタTllにより構成
されたインバータを介し、内部アドレスIA+ として
出力される。このようにして行アドレスラッチ回路23
からは内部アドレス信号IA、〜IAnまでの内部アド
レス信号が出力され、そのレベルは外部アドレス信号A
0〜A7の各ビットのレベルに対応している。なお、図
示は略すが、行アドレスラッチ回路23からは、上記内
部アドレス信号IAo〜IA、のそれぞれの反転信号が
出力されており、これら非反転°と反転の一対の信号で
いわゆる相補信号をなしている。
ロップに入力された外部アドレス信号A、は、そのレベ
ルに応じてMOSトランジスタT6あるいはMOS)ラ
ンジスタT7をONL、、例えば、外部アドレス信号A
1が外部回路で選択され正論理、すなわち(H)レベル
で入力したときはMOSトランジスタT、がONL、M
OS)ランジスタT6をOFFしてMOS)ランジスタ
Tマのドレイン電位を(L)レベルにラッチする。そし
て、MOS)ランジスタT7のドレイン電位はMOSト
ランジスタT5とMOS)ランジスタTllにより構成
されたインバータを介し、内部アドレスIA+ として
出力される。このようにして行アドレスラッチ回路23
からは内部アドレス信号IA、〜IAnまでの内部アド
レス信号が出力され、そのレベルは外部アドレス信号A
0〜A7の各ビットのレベルに対応している。なお、図
示は略すが、行アドレスラッチ回路23からは、上記内
部アドレス信号IAo〜IA、のそれぞれの反転信号が
出力されており、これら非反転°と反転の一対の信号で
いわゆる相補信号をなしている。
第5図は、行アドレスデコーダ25を示す図である。行
アドレスデコーダ25は後述するワード線の本数分設け
られているが、ここでは、所定の内部アドレス(例えば
I A I とIAz)により選択されるそのうちの1
つの回路を例示する。
アドレスデコーダ25は後述するワード線の本数分設け
られているが、ここでは、所定の内部アドレス(例えば
I A I とIAz)により選択されるそのうちの1
つの回路を例示する。
第5図において、行アドレスデコーダ25はNAND型
デコーダ35と、ドライバ36を有し、NAND型デコ
ーダ35はPチャネルのMOS)ランジスタT12%
’I”13と、直列接続されたNチャネルのMOSトラ
ンジスタT+a、TIsと、インバータを構成するPチ
ャネルのMO3I−ランジスタT16およびNチャネル
のMOS)ランジスタTl、と、を有している。MOS
)ランジスタT’+zはクロック信号φ、の(L)レベ
ル期間においてONL、ノードN1をチャージアップす
る。また、内部アドレス信号I At 、I Atが(
H〕レベルとなって、このNAND型デコーダ35が選
択されるとMOSトランジスタTI4、TISがONL
、ノードN1が接地される。これにより、MOSトラン
ジスタTI6がONL、てノードN2に電源VD!+が
チャージアップされる。
デコーダ35と、ドライバ36を有し、NAND型デコ
ーダ35はPチャネルのMOS)ランジスタT12%
’I”13と、直列接続されたNチャネルのMOSトラ
ンジスタT+a、TIsと、インバータを構成するPチ
ャネルのMO3I−ランジスタT16およびNチャネル
のMOS)ランジスタTl、と、を有している。MOS
)ランジスタT’+zはクロック信号φ、の(L)レベ
ル期間においてONL、ノードN1をチャージアップす
る。また、内部アドレス信号I At 、I Atが(
H〕レベルとなって、このNAND型デコーダ35が選
択されるとMOSトランジスタTI4、TISがONL
、ノードN1が接地される。これにより、MOSトラン
ジスタTI6がONL、てノードN2に電源VD!+が
チャージアップされる。
ドライバ36は、上記ノードN2がチャージアップされ
ると、この電荷をノードN、に転送するNチャネルのM
OS)ランジスタTIBと、インバー夕を構成してノー
ドN2の電位を反転出力するPチャネルのMOS)ラン
ジスタT19およびNチャネルのMOS)ランジスタT
2゜と、ノードN3のチャージアンプ電位によりONL
、クロック信号φ2の電位をワードライン信号WLとし
て任意のワード線へ印加するMOS)ランジスタ’I”
21と、ノードN2が接地されたときMOSトランジス
タTI9、T2゜の出力によってONL、任意のワード
線を接地するNチャネルのMOSトランジスタT2zと
・を有している。
ると、この電荷をノードN、に転送するNチャネルのM
OS)ランジスタTIBと、インバー夕を構成してノー
ドN2の電位を反転出力するPチャネルのMOS)ラン
ジスタT19およびNチャネルのMOS)ランジスタT
2゜と、ノードN3のチャージアンプ電位によりONL
、クロック信号φ2の電位をワードライン信号WLとし
て任意のワード線へ印加するMOS)ランジスタ’I”
21と、ノードN2が接地されたときMOSトランジス
タTI9、T2゜の出力によってONL、任意のワード
線を接地するNチャネルのMOSトランジスタT2zと
・を有している。
第6図はダミー回路30を示す図である。ダミー回路3
0はダミーデコード部38と、ダミードライバ部39と
、ダミーワード線部40と、波形整形部41と、を有し
、ダミーデコード部38はMOS)ランジスタT23〜
T2&からなる2段のインバータ42.43から構成さ
れ、クロック信号φ1の(H)レベルの期間ノードN4
を電源VDDにチャージアップする。
0はダミーデコード部38と、ダミードライバ部39と
、ダミーワード線部40と、波形整形部41と、を有し
、ダミーデコード部38はMOS)ランジスタT23〜
T2&からなる2段のインバータ42.43から構成さ
れ、クロック信号φ1の(H)レベルの期間ノードN4
を電源VDDにチャージアップする。
ダミードライバ部39はチャージアップされたノードN
4の電荷をノードN5に転送するMOS)ランジスタT
2?と、ノードN、の電荷によりONL、クロツタ信号
φ2の電位をダミーワード線部40に供給するMOS)
ランジスタT z eと、クロック信号φ1の〔L〕レ
ベル期間でONL、ダミードライバ部39を接地するM
OSトランジスタT29と、を有している。ダミーワー
ド線部40はウェーハ表面にパターニングされた所定長
のポリシリコンからなる抵抗Rと、MOS)ランジスタ
T、。のチャネル間容量Cと、を有し、これらOCRに
よって実際のワード線に相当する電気的特性を持たせて
いる。波形整形部41はMOSトランジスタTffl〜
T34からなる2段のインバータ44.45から構成さ
れ、上記CRに充電された電位を整形し、電位信号WL
Lとして出力する。すなわち、上記ダミーワード線部4
0のCRは、実際のワード線の電気的特性とほぼ一致し
ているので、このCRの電位変化をモニタすることによ
り、実際のワード線の電位変化を知るこ上ができる。
4の電荷をノードN5に転送するMOS)ランジスタT
2?と、ノードN、の電荷によりONL、クロツタ信号
φ2の電位をダミーワード線部40に供給するMOS)
ランジスタT z eと、クロック信号φ1の〔L〕レ
ベル期間でONL、ダミードライバ部39を接地するM
OSトランジスタT29と、を有している。ダミーワー
ド線部40はウェーハ表面にパターニングされた所定長
のポリシリコンからなる抵抗Rと、MOS)ランジスタ
T、。のチャネル間容量Cと、を有し、これらOCRに
よって実際のワード線に相当する電気的特性を持たせて
いる。波形整形部41はMOSトランジスタTffl〜
T34からなる2段のインバータ44.45から構成さ
れ、上記CRに充電された電位を整形し、電位信号WL
Lとして出力する。すなわち、上記ダミーワード線部4
0のCRは、実際のワード線の電気的特性とほぼ一致し
ているので、このCRの電位変化をモニタすることによ
り、実際のワード線の電位変化を知るこ上ができる。
次に、作用を説明する。
一般的なアドレスマルチプレクス型のダイナミックRA
Mでは、RAS、C;AsSwaのJリリタイミング信
号により各種の動作モードが選択される。各種の動作モ
ードとしては、例えば、り一ドモード、ライトモード、
リードモデファイライトモード、ベージモードがあるが
、以下の説明ではリードモードを例に動作を説明する。
Mでは、RAS、C;AsSwaのJリリタイミング信
号により各種の動作モードが選択される。各種の動作モ
ードとしては、例えば、り一ドモード、ライトモード、
リードモデファイライトモード、ベージモードがあるが
、以下の説明ではリードモードを例に動作を説明する。
リードモードはライトイネーブル信号WEが(L)レベ
ルのとき、1つのメモリサイクル(R忌の1−周期)中
に1つの記憶セルを指定し、この記憶セルの情報を読み
出すモードであり、記憶セルの指定は、RASの立下が
り時に取り込まれた外部アドレス信号A0〜An (行
アドレス)とCASの立下がり時に取り込まれた外部ア
ドレス信号A0〜An (列アドレス)によって行われ
る。
ルのとき、1つのメモリサイクル(R忌の1−周期)中
に1つの記憶セルを指定し、この記憶セルの情報を読み
出すモードであり、記憶セルの指定は、RASの立下が
り時に取り込まれた外部アドレス信号A0〜An (行
アドレス)とCASの立下がり時に取り込まれた外部ア
ドレス信号A0〜An (列アドレス)によって行われ
る。
以下、このような記憶セルの指定について、行アドレス
の取り込みから、この行アドレスに基づくワード線の選
択までを例として具体的に説明する。
の取り込みから、この行アドレスに基づくワード線の選
択までを例として具体的に説明する。
第7図は、RASの立下がりや立上がりのタイミングに
よって起動する内部の主要波形を示すタイミングチャー
トである。
よって起動する内部の主要波形を示すタイミングチャー
トである。
まず、RASが立下がると、この立下がりから所定の時
間後に、タイミング回路22で作られるクロック信号φ
1が(H)レベルへと変化する。このクロック信号φ直
は行アドレスランチ回路23に出力され、行アドレスラ
ッチ回路23ではクロック信号φ1によりMO3I−ラ
ンジスタT7、T、。をONさせて外部アドレス信号A
0〜A、、(例えば外部アドレス信号AI )を取り込
んでラッチするとともに、内部アドレス信号IA、とし
て出力する。このような動作は、他のA0〜A7につい
ても同様に行われており、その結果、行アドレスランチ
回路23からは外部アドレス信号A0〜A7の組み合わ
せに対応した内部アドレス信号IA、〜IA、がパラレ
ルで出力される。
間後に、タイミング回路22で作られるクロック信号φ
1が(H)レベルへと変化する。このクロック信号φ直
は行アドレスランチ回路23に出力され、行アドレスラ
ッチ回路23ではクロック信号φ1によりMO3I−ラ
ンジスタT7、T、。をONさせて外部アドレス信号A
0〜A、、(例えば外部アドレス信号AI )を取り込
んでラッチするとともに、内部アドレス信号IA、とし
て出力する。このような動作は、他のA0〜A7につい
ても同様に行われており、その結果、行アドレスランチ
回路23からは外部アドレス信号A0〜A7の組み合わ
せに対応した内部アドレス信号IA、〜IA、がパラレ
ルで出力される。
行アドレスデコーダ25は内部アドレス信号IA。〜I
Anをデコードし、例えばI Ay 、I Azが(H
)レベルのときはNAND型デコーダ35のMOSトラ
ンジスタTI4、T’+sをONしてノードN2を電源
■。、までチャージアップする。ノードN2の電荷はM
OS)ランジスタTI8を介してノ−ドN3に転送され
、このノードN3の電位によりMO3I−ランジスタT
21がONされる。MOSトランジスタTZIには前述
のクロック信号φ1よりも後れて(H)レベルに変化す
るクロック信号φ2がタイミング回路22から入力して
おり、このクロック信号φ2はONL、たMOS)ラン
ジスタT21を介して任意のワード線に供給される。す
なわち、このワード線は行方向の多数のワード線の中の
1つであり、行アドレスラッチ回路23にラッチされた
外部アドレス信号A0〜A7の組み合わせに基づいて選
択されたものである。そして、選択されたワード線の電
位WLは、ワード線の抵抗分や浮遊容量等による時定数
に従って所定の上昇カーブで電源vDDに向けて上昇す
る。
Anをデコードし、例えばI Ay 、I Azが(H
)レベルのときはNAND型デコーダ35のMOSトラ
ンジスタTI4、T’+sをONしてノードN2を電源
■。、までチャージアップする。ノードN2の電荷はM
OS)ランジスタTI8を介してノ−ドN3に転送され
、このノードN3の電位によりMO3I−ランジスタT
21がONされる。MOSトランジスタTZIには前述
のクロック信号φ1よりも後れて(H)レベルに変化す
るクロック信号φ2がタイミング回路22から入力して
おり、このクロック信号φ2はONL、たMOS)ラン
ジスタT21を介して任意のワード線に供給される。す
なわち、このワード線は行方向の多数のワード線の中の
1つであり、行アドレスラッチ回路23にラッチされた
外部アドレス信号A0〜A7の組み合わせに基づいて選
択されたものである。そして、選択されたワード線の電
位WLは、ワード線の抵抗分や浮遊容量等による時定数
に従って所定の上昇カーブで電源vDDに向けて上昇す
る。
一方、クロック信号φ1が(H)レベルへと変化すると
、ダミー回路30のダミーデコード部38が活性化し、
ノードN4がチャージアップされる。
、ダミー回路30のダミーデコード部38が活性化し、
ノードN4がチャージアップされる。
このノードN4の電荷はMOS)ランジスタTZ?を介
してノードN5に転送され、MOS)ランジスタT21
1をONさせる。そして、MOS)ランジスタT28の
ONにより、クロック信号φ2がダミーワード線部40
に供給され、ダミーワード線部40のCRが充電される
。この、ダミーワード線部40のCRは実際のワード線
の抵抗分や浮遊容量と同等に設定されており、したがっ
て、このCRから波形整形部41を介して出力された電
位信号WLLは、前記選択された実際のワード線の電位
WLとほぼ同様の変化傾向を示している。
してノードN5に転送され、MOS)ランジスタT21
1をONさせる。そして、MOS)ランジスタT28の
ONにより、クロック信号φ2がダミーワード線部40
に供給され、ダミーワード線部40のCRが充電される
。この、ダミーワード線部40のCRは実際のワード線
の抵抗分や浮遊容量と同等に設定されており、したがっ
て、このCRから波形整形部41を介して出力された電
位信号WLLは、前記選択された実際のワード線の電位
WLとほぼ同様の変化傾向を示している。
所定の時間が経過してRASが立上がると、タイミング
回路22から出力されるクロック信号φ2は(L)レベ
ルへと変化し、選択されたワード線の電位WLが下降を
始めるとともに、このとき、はぼ同一のタイミングでダ
ミー回路30から出力される電位信号WLLも下降を始
める。このように下降を始めた電位信号WLLは、タイ
ミング回路22に出力され(第3図参照)、タイミング
回路22のインバータ32は、電位信号WLLの電位が
所定の低電位以下になったとき、出力を(H)レベルに
してNAND33の出力、すなわち、ラッチイネーブル
信号L E +を(L)レベルにリセットする。
回路22から出力されるクロック信号φ2は(L)レベ
ルへと変化し、選択されたワード線の電位WLが下降を
始めるとともに、このとき、はぼ同一のタイミングでダ
ミー回路30から出力される電位信号WLLも下降を始
める。このように下降を始めた電位信号WLLは、タイ
ミング回路22に出力され(第3図参照)、タイミング
回路22のインバータ32は、電位信号WLLの電位が
所定の低電位以下になったとき、出力を(H)レベルに
してNAND33の出力、すなわち、ラッチイネーブル
信号L E +を(L)レベルにリセットする。
そして、ラッチイネーブル信号LE+のリセットにより
行アドレスラッチ回路23のラッチが解除され、読み出
しモードが終了する。
行アドレスラッチ回路23のラッチが解除され、読み出
しモードが終了する。
このように、本実施例では、電気的特性が実際のワード
線とほぼ同一のダミーワード線部40を設け、実際のワ
ード線に対して行うのと同様な充電や放電をダミーワー
ド線部40に対しても行い、このダミーデード部40の
電位変化を検出して、実際のワード線の電位変化に対応
させ、該ダミーワード線部40の電位変化が所定の低電
位に降下したとき、実際のワード線の電位も同様に降下
したとして、アドレス信号のラッチの解除をはじめとし
た各回路の初期設定を行っている。
線とほぼ同一のダミーワード線部40を設け、実際のワ
ード線に対して行うのと同様な充電や放電をダミーワー
ド線部40に対しても行い、このダミーデード部40の
電位変化を検出して、実際のワード線の電位変化に対応
させ、該ダミーワード線部40の電位変化が所定の低電
位に降下したとき、実際のワード線の電位も同様に降下
したとして、アドレス信号のラッチの解除をはじめとし
た各回路の初期設定を行っている。
したがって、アドレス信号のリセットタイミングを実際
のワード線の電位降下に応答させることができるので、
前述の問題点で述べた余裕時間tαを設定する必要がな
く、プリチャージタイムtえ、を短縮することができ、
その結果、サイクルタイムtReを短縮して単位時間当
たりの読み出しや書き込み回数を増大させることができ
る。
のワード線の電位降下に応答させることができるので、
前述の問題点で述べた余裕時間tαを設定する必要がな
く、プリチャージタイムtえ、を短縮することができ、
その結果、サイクルタイムtReを短縮して単位時間当
たりの読み出しや書き込み回数を増大させることができ
る。
なお、本実施例ではアドレス信号のランチ解除を、実際
のワード線の電位変化に相似するダミーワード線部40
の電位変化WLLに基づいて間接的に行っているが、こ
れに限らず、例えば、実際のワード線の電位変化WLに
基づいて行ってもよい。
のワード線の電位変化に相似するダミーワード線部40
の電位変化WLLに基づいて間接的に行っているが、こ
れに限らず、例えば、実際のワード線の電位変化WLに
基づいて行ってもよい。
〔発明の効果〕
以上説明したように、本発明によれば、ワード線の電位
が所定の低電位に移行したとき、保持手段に保持された
アドレス信号を解除するようにしているので、ワード線
の非活性化に応答して速やかに保持手段をはじめとした
各内部回路の初期設定を開始することができ、プリチャ
ージタイムを肝を短縮することができる。
が所定の低電位に移行したとき、保持手段に保持された
アドレス信号を解除するようにしているので、ワード線
の非活性化に応答して速やかに保持手段をはじめとした
各内部回路の初期設定を開始することができ、プリチャ
ージタイムを肝を短縮することができる。
また、ワード線の電位が充分に落ちたことを検出してか
ら初期設定が始められるので、多重アクセスといった誤
動作を完全に排除することができる。
ら初期設定が始められるので、多重アクセスといった誤
動作を完全に排除することができる。
第1図は本発明の原理ブロック図、
第2〜7図は本発明に係る半導体メモリの一実施例を示
す図であり、 第2図はその全体構成図、 第3図はそのタイミング回路の部分構成図、第4図はそ
の行アドレスラッチ回路の部分構成図、 第5図はその行アドレスデコーダ回路の部分構成図、 第6図はそのダミー回路の構成図、 第7図は第2図の主要波形を示すタイミングチャート、 第8図は従来のダイナミックRAMの部分構成図、 第9図は従来のダイナミックRAMのタイミングチャー
トである。 22・・・・・・タイミング回路(信号出力手段)、2
3・・・・・・行アドレスラッチ回路(保持手段)、2
5・・・・・・行アドレスデコーダ(電位可変手段)、
LE、・・・・・・ラッチイネーブル信号(指令信号)
。
す図であり、 第2図はその全体構成図、 第3図はそのタイミング回路の部分構成図、第4図はそ
の行アドレスラッチ回路の部分構成図、 第5図はその行アドレスデコーダ回路の部分構成図、 第6図はそのダミー回路の構成図、 第7図は第2図の主要波形を示すタイミングチャート、 第8図は従来のダイナミックRAMの部分構成図、 第9図は従来のダイナミックRAMのタイミングチャー
トである。 22・・・・・・タイミング回路(信号出力手段)、2
3・・・・・・行アドレスラッチ回路(保持手段)、2
5・・・・・・行アドレスデコーダ(電位可変手段)、
LE、・・・・・・ラッチイネーブル信号(指令信号)
。
Claims (2)
- (1)1つのワード線(1)を指定する外部からのアド
レス信号を所定の時間内部に保持する保持手段(2)と
、 保持されたアドレス信号に基づいて1つのワード線(1
)を指定し、該ワード線(1)の電位を所定の高電位へ
と上昇させ、その後、所定の低電位へと下降させる電位
可変手段(3)と、前記ワード線(1)の電位が所定の
低電位に移行したとき、保持手段(2)に保持されたア
ドレス信号の保持解除を指令する指令信号を出力する信
号出力手段(4)と、を設けたことを特徴とする半導体
メモリ。 - (2)前記信号出力手段は、ワード線と略同じ信号遅延
特性を有するダミー回路を具備し、該ダミー回路出力が
所定の低電位に移行したときに前記指令信号を出力する
ことを特徴とする特許請求の範囲第1項記載の半導体メ
モリ。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62251983A JPH0194592A (ja) | 1987-10-06 | 1987-10-06 | 半導体メモリ |
KR8812991A KR920001329B1 (en) | 1987-10-06 | 1988-10-05 | Dynamic random access momory |
EP88116484A EP0311047B1 (en) | 1987-10-06 | 1988-10-05 | Dynamic random access memory |
DE88116484T DE3882324T2 (de) | 1987-10-06 | 1988-10-05 | Dynamischer RAM-Speicher. |
US07/254,153 US4989182A (en) | 1987-10-06 | 1988-10-06 | Dynamic random access memory having dummy word line for facilitating reset of row address latch |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62251983A JPH0194592A (ja) | 1987-10-06 | 1987-10-06 | 半導体メモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0194592A true JPH0194592A (ja) | 1989-04-13 |
Family
ID=17230913
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62251983A Pending JPH0194592A (ja) | 1987-10-06 | 1987-10-06 | 半導体メモリ |
Country Status (5)
Country | Link |
---|---|
US (1) | US4989182A (ja) |
EP (1) | EP0311047B1 (ja) |
JP (1) | JPH0194592A (ja) |
KR (1) | KR920001329B1 (ja) |
DE (1) | DE3882324T2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
USRE38379E1 (en) | 1989-08-28 | 2004-01-06 | Hitachi, Ltd. | Semiconductor memory with alternately multiplexed row and column addressing |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5014242A (en) * | 1987-12-10 | 1991-05-07 | Hitachi, Ltd. | Semiconductor device for a ram disposed on chip so as to minimize distances of signal paths between the logic circuits and memory circuit |
CA2028085A1 (en) * | 1989-11-03 | 1991-05-04 | Dale J. Mayer | Paged memory controller |
US5414663A (en) * | 1992-07-09 | 1995-05-09 | Creative Integrated Systems, Inc. | VLSI memory with an improved sense amplifier with dummy bit lines for modeling addressable bit lines |
US5732035A (en) * | 1990-06-14 | 1998-03-24 | Creative Integrated Systems, Inc. | Very large scale integrated planar read only memory |
KR930006622B1 (ko) * | 1990-09-04 | 1993-07-21 | 삼성전자 주식회사 | 반도체 메모리장치 |
US5124951A (en) * | 1990-09-26 | 1992-06-23 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with sequenced latched row line repeaters |
US5502670A (en) * | 1994-11-30 | 1996-03-26 | Sony Corporation | Single cycle flush for RAM memory |
JPH08306773A (ja) * | 1995-04-28 | 1996-11-22 | Sharp Corp | 半導体装置 |
US5892982A (en) * | 1995-11-29 | 1999-04-06 | Matsushita Electric Industrial Co., Ltd. | External expansion bus interface circuit for connecting a micro control unit, and a digital recording and reproducing apparatus incorporating said interface circuit |
US5890196A (en) * | 1996-03-28 | 1999-03-30 | Motorola, Inc. | Method and apparatus for performing page mode accesses |
TW522399B (en) * | 1999-12-08 | 2003-03-01 | Hitachi Ltd | Semiconductor device |
US6356503B1 (en) * | 2000-02-23 | 2002-03-12 | Virage Logic Corp. | Reduced latency row selection circuit and method |
KR100454259B1 (ko) | 2001-11-02 | 2004-10-26 | 주식회사 하이닉스반도체 | 모니터링회로를 가지는 반도체메모리장치 |
US9865316B2 (en) * | 2016-01-21 | 2018-01-09 | Qualcomm Incorporated | Memory with a word line assertion delayed by a bit line discharge for write operations with improved write time and reduced write power |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56137585A (en) * | 1980-03-28 | 1981-10-27 | Fujitsu Ltd | Semiconductor dynamic memory |
JPS57195387A (en) * | 1981-05-27 | 1982-12-01 | Hitachi Ltd | Data lien precharging system of memory integrated circuit |
JPS59185089A (ja) * | 1983-04-01 | 1984-10-20 | Hitachi Ltd | 半導体記憶装置 |
JPS62197990A (ja) * | 1986-02-25 | 1987-09-01 | Mitsubishi Electric Corp | 半導体記憶回路 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4144590A (en) * | 1976-12-29 | 1979-03-13 | Texas Instruments Incorporated | Intermediate output buffer circuit for semiconductor memory device |
JPS55150189A (en) * | 1979-05-10 | 1980-11-21 | Nec Corp | Memory circuit |
JPS6032911B2 (ja) * | 1979-07-26 | 1985-07-31 | 株式会社東芝 | 半導体記憶装置 |
US4556961A (en) * | 1981-05-26 | 1985-12-03 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor memory with delay means to reduce peak currents |
US4599525A (en) * | 1983-02-02 | 1986-07-08 | Rockwell International Corporation | De-glitch circuitry for video game memories |
JPS60125998A (ja) * | 1983-12-12 | 1985-07-05 | Fujitsu Ltd | 半導体記憶装置 |
JPS6177198A (ja) * | 1984-09-21 | 1986-04-19 | Toshiba Corp | 半導体記憶装置 |
US4710902A (en) * | 1985-10-04 | 1987-12-01 | Motorola, Inc. | Technique restore for a dynamic random access memory |
-
1987
- 1987-10-06 JP JP62251983A patent/JPH0194592A/ja active Pending
-
1988
- 1988-10-05 DE DE88116484T patent/DE3882324T2/de not_active Expired - Fee Related
- 1988-10-05 EP EP88116484A patent/EP0311047B1/en not_active Expired - Lifetime
- 1988-10-05 KR KR8812991A patent/KR920001329B1/ko not_active IP Right Cessation
- 1988-10-06 US US07/254,153 patent/US4989182A/en not_active Expired - Lifetime
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56137585A (en) * | 1980-03-28 | 1981-10-27 | Fujitsu Ltd | Semiconductor dynamic memory |
JPS57195387A (en) * | 1981-05-27 | 1982-12-01 | Hitachi Ltd | Data lien precharging system of memory integrated circuit |
JPS59185089A (ja) * | 1983-04-01 | 1984-10-20 | Hitachi Ltd | 半導体記憶装置 |
JPS62197990A (ja) * | 1986-02-25 | 1987-09-01 | Mitsubishi Electric Corp | 半導体記憶回路 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
USRE38379E1 (en) | 1989-08-28 | 2004-01-06 | Hitachi, Ltd. | Semiconductor memory with alternately multiplexed row and column addressing |
Also Published As
Publication number | Publication date |
---|---|
DE3882324D1 (de) | 1993-08-19 |
KR890007288A (ko) | 1989-06-19 |
US4989182A (en) | 1991-01-29 |
EP0311047B1 (en) | 1993-07-14 |
EP0311047A3 (en) | 1991-03-20 |
KR920001329B1 (en) | 1992-02-10 |
EP0311047A2 (en) | 1989-04-12 |
DE3882324T2 (de) | 1994-02-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6260128B1 (en) | Semiconductor memory device which operates in synchronism with a clock signal | |
JP3247647B2 (ja) | 半導体集積回路装置 | |
KR940000893B1 (ko) | 개량된 워드선 제어를 가지는 다이나믹 랜덤 억세스 메모리 | |
KR970006221B1 (ko) | 반도체 기억장치 | |
JPH0194592A (ja) | 半導体メモリ | |
KR0165159B1 (ko) | 반도체 기억 장치 | |
US6125076A (en) | Word line control circuit | |
US4581722A (en) | Dynamic random access memory having small cycle time period | |
KR19980086914A (ko) | 메모리의 비트 라인 리셋 회로 | |
JPH04321252A (ja) | ダイナミックランダムアクセスメモリ装置 | |
JP3681877B2 (ja) | 半導体装置の内部クロック発生回路及び内部クロック発生方法 | |
JPH0454318B2 (ja) | ||
US6456563B1 (en) | Semiconductor memory device that operates in sychronization with a clock signal | |
JPH0520834B2 (ja) | ||
US6490216B1 (en) | Selective memory refresh circuit and method | |
US5222042A (en) | Dynamic semiconductor memory device for raising voltage level of a word line | |
JPH0812755B2 (ja) | 制御回路プリチャージ回路 | |
US5959898A (en) | Dynamic cell plate sensing and equilibration in a memory device | |
US5898639A (en) | Memory with variable write driver operation | |
US5504709A (en) | Semiconductor memory device | |
TW588360B (en) | Semiconductor memory device | |
JP2001067866A (ja) | 同期型半導体記憶装置 | |
US6781894B2 (en) | Semiconductor memory device achieving fast random access | |
JPH0194591A (ja) | 半導体メモリ | |
US7111263B2 (en) | Process for designing and manufacturing semi-conductor memory components, in particular DRAM components |