JPH0831192A - 記憶装置 - Google Patents
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- JPH0831192A JPH0831192A JP16686194A JP16686194A JPH0831192A JP H0831192 A JPH0831192 A JP H0831192A JP 16686194 A JP16686194 A JP 16686194A JP 16686194 A JP16686194 A JP 16686194A JP H0831192 A JPH0831192 A JP H0831192A
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Abstract
(57)【要約】
【目的】ワード線の電位が確定する前にビット線のディ
スチャージが開始されるのを防ぐ。 【構成】ワード線Ｘ１〜Ｘｉはそれぞれダミートランジ
スタ２１０−１〜２１０−ｉのゲートに接続される。ダ
ミートランジスタ２１０−１〜２１０−ｉは、電源電位
および接地電位感に接続されたＰチャンネルＭＯＳトラ
ンジスタ２２３と接地電位感に直列に接続される。ダミ
ートランジスタ２１０−１〜２１０−ｉとＰチャンネル
ＭＯＳトランジスタ２２３との間の電位は、ディスチャ
ージ用トランジスタ２２４のゲートに供給され、ディス
チャージ用トランジスタ２２４はゲートに供給される電
位がハイレベルであるとビット線２３０および２３１を
接地電位にディスチャージする。
スチャージが開始されるのを防ぐ。 【構成】ワード線Ｘ１〜Ｘｉはそれぞれダミートランジ
スタ２１０−１〜２１０−ｉのゲートに接続される。ダ
ミートランジスタ２１０−１〜２１０−ｉは、電源電位
および接地電位感に接続されたＰチャンネルＭＯＳトラ
ンジスタ２２３と接地電位感に直列に接続される。ダミ
ートランジスタ２１０−１〜２１０−ｉとＰチャンネル
ＭＯＳトランジスタ２２３との間の電位は、ディスチャ
ージ用トランジスタ２２４のゲートに供給され、ディス
チャージ用トランジスタ２２４はゲートに供給される電
位がハイレベルであるとビット線２３０および２３１を
接地電位にディスチャージする。
Description
【０００１】
【産業上の利用分野】本発明は記憶装置に関し、特にメ
モリセルトランジスタが直列に接続された読み出し専用
メモリ（縦型ＲＯＭ）に関する。
モリセルトランジスタが直列に接続された読み出し専用
メモリ（縦型ＲＯＭ）に関する。
【０００２】
【従来の技術】図４は、従来の縦型ＲＯＭの一部を示す
図であり、図中４００〜４０５はそれぞれ１ビットを記
憶するＮチャンネルのメモリセルトランジスタ、４２０
および４２１はビット線、Ｘ１〜Ｘｉはワード線であ
る。また、メモリセルトランジスタのうち、二重丸で示
したメモリセルトランジスタ４００、４０２および４０
５はデプレッション型ＭＯＳトラジスタであり、一重丸
で示したメモリセルトランジスタ４０１、４０３および
４０４はエンハンスメント型ＭＯＳトランジスタであ
る。図のように、縦型ＲＯＭにおいては、ビット線上に
多数のメモリセルトランジスタが直列に接続されてお
り、これらメモリセルトランジスタのゲートはそれぞれ
対応するワード線に接続されている。
図であり、図中４００〜４０５はそれぞれ１ビットを記
憶するＮチャンネルのメモリセルトランジスタ、４２０
および４２１はビット線、Ｘ１〜Ｘｉはワード線であ
る。また、メモリセルトランジスタのうち、二重丸で示
したメモリセルトランジスタ４００、４０２および４０
５はデプレッション型ＭＯＳトラジスタであり、一重丸
で示したメモリセルトランジスタ４０１、４０３および
４０４はエンハンスメント型ＭＯＳトランジスタであ
る。図のように、縦型ＲＯＭにおいては、ビット線上に
多数のメモリセルトランジスタが直列に接続されてお
り、これらメモリセルトランジスタのゲートはそれぞれ
対応するワード線に接続されている。
【０００３】次に、図４に示す縦型ＲＯＭの読み出し動
作について、タイミング図である図５を参照して説明す
る。まず、外部からアドレスが入力され、その値が確定
するまではプリチャージ信号およびディスチャージ信号
はともにハイレベルに保たれる。これにより、Ｐチャン
ネルＭＯＳトランジスタ４１０〜４１２はオフし、Ｎチ
ャンネルＭＯＳトランジスタ４１３はオンするので、ビ
ット線４２０および４２１は接地電位（ＧＮＤ）にディ
スチャージされている。その後アドレスが確定すると、
プリチャージ信号およびディスチャージ信号がともにロ
ーレベルとなる。これにより、ＰチャンネルＭＯＳトラ
ンジスタ４１０〜４１２はオン、ＮチャンネルＭＯＳト
ランジスタ４１３はオフするので、ビット線４２０およ
び４２１のディスチャージが終了し、電源電位（ＶＤ
Ｄ）にプリチャージされる。次に、確定したアドレスに
従い、ワード線Ｘ１〜Ｘｉのうち対応する１本が選択さ
れ、ローレベルとされる。選択されていないワード線は
すべてハイレベルである。したがって、選択されていな
いワード線に対応するメモリセルトランジスタのゲート
にはすべてハイレベルの電位が供給されるのですべてオ
ンするのに対し、選択されたワード線に対応するメモリ
セルトランジスタは、エンハンスメント型であればオフ
となり、デプレッション型であればオンとなる。例とし
て、ワード線Ｘ１が選択されたとすると、メモリセルト
ランジスタ４００、４０２〜４０５はオンしているが、
メモリセルトランジスタ４０１はオフすることになる。
その後プリチャージ信号、ディスチャージ信号がそれぞ
れハイレベルとなってビット線のプリチャージが終了
し、再び接地電位（ＧＮＤ）にディスチャージされる。
このとき、上記のようにワード線Ｘ１が選択されている
場合、エンハンスメント型であるメモリセルトランジス
タ４０１以外のメモリセルトランジスタはすべてオンし
ているので、メモリセルトランジスタ４０１によって遮
断されディスチャージされない部分以外は接地電位（Ｇ
ＮＤ）となり、つづいて発生するラッチ信号によりビッ
ト線４２０および４２１の電位がラッチされる。すなわ
ち、それぞれローレベルおよびハイレベルがラッチさ
れ、データとして出力される。
作について、タイミング図である図５を参照して説明す
る。まず、外部からアドレスが入力され、その値が確定
するまではプリチャージ信号およびディスチャージ信号
はともにハイレベルに保たれる。これにより、Ｐチャン
ネルＭＯＳトランジスタ４１０〜４１２はオフし、Ｎチ
ャンネルＭＯＳトランジスタ４１３はオンするので、ビ
ット線４２０および４２１は接地電位（ＧＮＤ）にディ
スチャージされている。その後アドレスが確定すると、
プリチャージ信号およびディスチャージ信号がともにロ
ーレベルとなる。これにより、ＰチャンネルＭＯＳトラ
ンジスタ４１０〜４１２はオン、ＮチャンネルＭＯＳト
ランジスタ４１３はオフするので、ビット線４２０およ
び４２１のディスチャージが終了し、電源電位（ＶＤ
Ｄ）にプリチャージされる。次に、確定したアドレスに
従い、ワード線Ｘ１〜Ｘｉのうち対応する１本が選択さ
れ、ローレベルとされる。選択されていないワード線は
すべてハイレベルである。したがって、選択されていな
いワード線に対応するメモリセルトランジスタのゲート
にはすべてハイレベルの電位が供給されるのですべてオ
ンするのに対し、選択されたワード線に対応するメモリ
セルトランジスタは、エンハンスメント型であればオフ
となり、デプレッション型であればオンとなる。例とし
て、ワード線Ｘ１が選択されたとすると、メモリセルト
ランジスタ４００、４０２〜４０５はオンしているが、
メモリセルトランジスタ４０１はオフすることになる。
その後プリチャージ信号、ディスチャージ信号がそれぞ
れハイレベルとなってビット線のプリチャージが終了
し、再び接地電位（ＧＮＤ）にディスチャージされる。
このとき、上記のようにワード線Ｘ１が選択されている
場合、エンハンスメント型であるメモリセルトランジス
タ４０１以外のメモリセルトランジスタはすべてオンし
ているので、メモリセルトランジスタ４０１によって遮
断されディスチャージされない部分以外は接地電位（Ｇ
ＮＤ）となり、つづいて発生するラッチ信号によりビッ
ト線４２０および４２１の電位がラッチされる。すなわ
ち、それぞれローレベルおよびハイレベルがラッチさ
れ、データとして出力される。
【０００４】
【発明が解決しようとする課題】図４に示す従来のＲＯ
Ｍでは、選択されたワード線がローレベルに下がりきる
前にビット線のディスチャージが開始された場合、ワー
ド線のローレベルに応答してオフすべきエンハンスメン
ト型のメモリセルトランジスタがオフするよりも早くデ
ィスヂャージされてしまい、正確なデータの読み出しが
損なわれるという問題がある。すなわち、ワード線はあ
る容量を持つため、アドレスが確定し選択されたワード
線の電位は直ちにローレベルとなるのではなく、一定の
遅延時間をもって除々にローレベルに下がるため、アド
レスが確定した後であっても、選択されたワード線の電
位がエンハンスメント型のメモリセルトランジスタの閾
値以下に下がる前にビット線のディスチャージが行われ
れば、誤ったデータが読み出されてしまうことになる。
Ｍでは、選択されたワード線がローレベルに下がりきる
前にビット線のディスチャージが開始された場合、ワー
ド線のローレベルに応答してオフすべきエンハンスメン
ト型のメモリセルトランジスタがオフするよりも早くデ
ィスヂャージされてしまい、正確なデータの読み出しが
損なわれるという問題がある。すなわち、ワード線はあ
る容量を持つため、アドレスが確定し選択されたワード
線の電位は直ちにローレベルとなるのではなく、一定の
遅延時間をもって除々にローレベルに下がるため、アド
レスが確定した後であっても、選択されたワード線の電
位がエンハンスメント型のメモリセルトランジスタの閾
値以下に下がる前にビット線のディスチャージが行われ
れば、誤ったデータが読み出されてしまうことになる。
【０００５】これを防ぐために、従来は図５のように、
ディスチャージの開始タイミングをプリチャージの終了
タイミングよりも遅らせて、選択されたワード線がロー
レベルに下がるまでのマージンをとっているが、かかる
マージンを充分に確保すると、読み出しにかかる時間も
長くなってしまう。
ディスチャージの開始タイミングをプリチャージの終了
タイミングよりも遅らせて、選択されたワード線がロー
レベルに下がるまでのマージンをとっているが、かかる
マージンを充分に確保すると、読み出しにかかる時間も
長くなってしまう。
【０００６】したがって、本発明は、読み出し時間を犠
牲にすることなく、ワード線がローレベルに下がりきる
前のディスチャージ開始を防ぎ、正確なデータの読み出
しを行うことを目的とする。
牲にすることなく、ワード線がローレベルに下がりきる
前のディスチャージ開始を防ぎ、正確なデータの読み出
しを行うことを目的とする。
【０００７】
【課題を解決するための手段】本発明における記憶装置
は、入力アドレスに対応するワード線の電位が確定した
ことを判定する手段と、かかる判定結果にもとづいてビ
ット線の電位を制御する手段とを有している。
は、入力アドレスに対応するワード線の電位が確定した
ことを判定する手段と、かかる判定結果にもとづいてビ
ット線の電位を制御する手段とを有している。
【０００８】
【作用】これにより、選択されたワード線の電位が確定
した時点でビット線のディスチャージが開始されること
になるので、ワード線の電位が確定する前におけるビッ
ト線のディスチャージ開始が防止され、正確なデータの
読み出しが確実に行われる。
した時点でビット線のディスチャージが開始されること
になるので、ワード線の電位が確定する前におけるビッ
ト線のディスチャージ開始が防止され、正確なデータの
読み出しが確実に行われる。
【０００９】
【実施例】次に、本発明の実施例について図面を用いて
説明する。
説明する。
【００１０】本実施例が示す記憶装置は、縦型ＲＯＭに
おいて、ダミートランジスタが直列に接続されたダミー
データラインを有しており、かかるダミーデータライン
により、少なくとも１本のワード線がローレベルに下が
りきったか否かを判定し、該ダミーデータラインの電位
にもとづいてディスチャージ用トランジスタのオンオフ
を制御するものである。すなわち、図１において、図中
１００は縦型ＲＯＭのメモリセルアレイである。外部か
ら入力されるアドレス信号ＡＯ〜Ａｎは、アドレスバッ
ファ１０１に供給され、内部アドレス信号としてアドレ
スデコーダ１０２およびアドレス変化検出回路１０３に
供給される。アドレス変化検出回路１０３は、入力され
るアドレス信号が変化したことに応答して検出信号（以
下、ＡＴＤという）１１１を出力する回路である。１０
４はタイミング信号発生回路であり、ＡＴＤ１１１およ
び外部から供給されるチップイネーブル信号（ローアク
ティブであり以下、反転ＣＥ信号という）１１０を受け
て、デコードイネーブル信号（ハイアクティブであり以
下、ＤＥ信号という）１１２、プリチャージ制御信号
（ローアクティブであり以下、反転ＣＤＰ信号という）
１１３およびラッチ信号１１４を発生する。１０５はデ
ータラッチであり、ラッチ信号１１４に応答してメモリ
セルアレイ１００から読み出されたデータをラッチす
る。
おいて、ダミートランジスタが直列に接続されたダミー
データラインを有しており、かかるダミーデータライン
により、少なくとも１本のワード線がローレベルに下が
りきったか否かを判定し、該ダミーデータラインの電位
にもとづいてディスチャージ用トランジスタのオンオフ
を制御するものである。すなわち、図１において、図中
１００は縦型ＲＯＭのメモリセルアレイである。外部か
ら入力されるアドレス信号ＡＯ〜Ａｎは、アドレスバッ
ファ１０１に供給され、内部アドレス信号としてアドレ
スデコーダ１０２およびアドレス変化検出回路１０３に
供給される。アドレス変化検出回路１０３は、入力され
るアドレス信号が変化したことに応答して検出信号（以
下、ＡＴＤという）１１１を出力する回路である。１０
４はタイミング信号発生回路であり、ＡＴＤ１１１およ
び外部から供給されるチップイネーブル信号（ローアク
ティブであり以下、反転ＣＥ信号という）１１０を受け
て、デコードイネーブル信号（ハイアクティブであり以
下、ＤＥ信号という）１１２、プリチャージ制御信号
（ローアクティブであり以下、反転ＣＤＰ信号という）
１１３およびラッチ信号１１４を発生する。１０５はデ
ータラッチであり、ラッチ信号１１４に応答してメモリ
セルアレイ１００から読み出されたデータをラッチす
る。
【００１１】図２は、メモリセルアレイ１００の一部を
詳細に示す図であり、図中２００〜２０５はそれぞれ１
ビットを記憶するＮチャンネルのメモリセルトランスタ
である。これらメモリセルトランスジスタのうち、二重
丸で示したメモリセルトランジスタ２００、２０２およ
び２０５はデプレッション型ＭＯＳトランジスタであ
り、一重丸で示したメモリセルトランジスタ２０１、２
０３および２０４はエンハンスメント型ＭＯＳトランジ
スタである。２１０はＮチャンネルＭＯＳ型トランジス
タであるダミートランジスタ、２３２はかかるダミート
ランジスタ２１０がｉ個直列に接続されたダミーデータ
ラインである。２３０および２３１はビット線であり、
それぞれメモリセルトランジスタがｉ個直列に接続され
ている。Ｘ１〜Ｘｉはワード線であり、それぞれ対応す
るメモリセルトランジスタおよびダミートランジスタの
ゲートに接続されている。また、２２０〜２２２はプリ
チャージ用トランジスタであり、ＰチャンネルのＭＯＳ
トランジスタである。２２３はディスチャージ用トラン
ジスタ２２４に供給されるゲート電圧を制御するＰチャ
ンネルのＭＯＳトランジスタである。
詳細に示す図であり、図中２００〜２０５はそれぞれ１
ビットを記憶するＮチャンネルのメモリセルトランスタ
である。これらメモリセルトランスジスタのうち、二重
丸で示したメモリセルトランジスタ２００、２０２およ
び２０５はデプレッション型ＭＯＳトランジスタであ
り、一重丸で示したメモリセルトランジスタ２０１、２
０３および２０４はエンハンスメント型ＭＯＳトランジ
スタである。２１０はＮチャンネルＭＯＳ型トランジス
タであるダミートランジスタ、２３２はかかるダミート
ランジスタ２１０がｉ個直列に接続されたダミーデータ
ラインである。２３０および２３１はビット線であり、
それぞれメモリセルトランジスタがｉ個直列に接続され
ている。Ｘ１〜Ｘｉはワード線であり、それぞれ対応す
るメモリセルトランジスタおよびダミートランジスタの
ゲートに接続されている。また、２２０〜２２２はプリ
チャージ用トランジスタであり、ＰチャンネルのＭＯＳ
トランジスタである。２２３はディスチャージ用トラン
ジスタ２２４に供給されるゲート電圧を制御するＰチャ
ンネルのＭＯＳトランジスタである。
【００１２】次に、本実施例が示す記憶装置の読み出し
動作を、タイミング図である図３を参照して詳細に説明
する。図３は、ワード線Ｘ２が選択され対応するデータ
が読み出された後、ワード線Ｘ１に選択が変えられて対
応するデータが読み出される様子を例として示すもので
ある。したがって、かかるタイミング図の最初は、ワー
ド線Ｘ２に対応するデータが読み出された直後を示して
いる。この状態では反転ＣＤＰ信号１１３はハイレベル
であり、かかる信号が供給されるプリチャージ用トラン
ジスタ２２０〜２２２はオフしている。また、反転ＣＤ
Ｐ信号１１３の反転信号が供給されるＰチャンネルＭＯ
Ｓトランジスタ２２３はオンしており、選択されている
ワード線Ｘ２のローレベルに応答しダミートランジスタ
２１０−２がオフしているので、Ｙ点の電位はハイレベ
ルである。したがって、ディスチャージ用トランジスタ
２２４はオンで、ビット線２３０および２３１は接地電
位にディスチャージされているため、Ｚ点の電位はロー
レベルである。
動作を、タイミング図である図３を参照して詳細に説明
する。図３は、ワード線Ｘ２が選択され対応するデータ
が読み出された後、ワード線Ｘ１に選択が変えられて対
応するデータが読み出される様子を例として示すもので
ある。したがって、かかるタイミング図の最初は、ワー
ド線Ｘ２に対応するデータが読み出された直後を示して
いる。この状態では反転ＣＤＰ信号１１３はハイレベル
であり、かかる信号が供給されるプリチャージ用トラン
ジスタ２２０〜２２２はオフしている。また、反転ＣＤ
Ｐ信号１１３の反転信号が供給されるＰチャンネルＭＯ
Ｓトランジスタ２２３はオンしており、選択されている
ワード線Ｘ２のローレベルに応答しダミートランジスタ
２１０−２がオフしているので、Ｙ点の電位はハイレベ
ルである。したがって、ディスチャージ用トランジスタ
２２４はオンで、ビット線２３０および２３１は接地電
位にディスチャージされているため、Ｚ点の電位はロー
レベルである。
【００１３】次に、アドレスバッファ１０１に入力され
るアドレスＡＯ〜Ａｎがワード線Ｘ２に対応するアドレ
スからワード線Ｘ１に対応するアドレスに変化すると、
アドレス変化検出回路１０３はかかる変化を検出し、ワ
ンショットパルスであるＡＴＤ１１１を発生する。タイ
ミング信号発生回路１０４は、ＡＴＤ１１１の発生およ
び反転ＣＥ信号１１０のローレベルを受けて、ＤＥ信号
１１２および反転ＣＤＰ信号１１３をともにローレベル
を受けて、ＤＥ信号１１２および反転ＣＤＰ信号１１３
をともにローレベルとする。これにより、プリチャージ
用トランジスタ２２０〜２２２はオンし、Ｐチャンネル
ＭＯＳトランジスタ２２３はオフするとともに、アドレ
スデコーダ１０２がリセットされるので、いままで選択
されておりローレベルであったワード線Ｘ２の電位がハ
イレベルに戻される。したがって、ワード線Ｘ１〜Ｘｉ
の電位はすべてハイレベルとなり、ダミートランジスタ
２１０−１から２１０−ｉはすべてオンするので、Ｙ点
の電位はハイレベルからローレベルに変化する。Ｙ点の
電位がローレベルとなるとディスチャージ用トランジス
タ２２４がオフするので、プリチャージ用トランジスタ
２２０〜２２２のオンによりビット線２３０および２３
１は電源電位までプリチャージされ、Ｚ点の電位がハイ
レベルとなる。
るアドレスＡＯ〜Ａｎがワード線Ｘ２に対応するアドレ
スからワード線Ｘ１に対応するアドレスに変化すると、
アドレス変化検出回路１０３はかかる変化を検出し、ワ
ンショットパルスであるＡＴＤ１１１を発生する。タイ
ミング信号発生回路１０４は、ＡＴＤ１１１の発生およ
び反転ＣＥ信号１１０のローレベルを受けて、ＤＥ信号
１１２および反転ＣＤＰ信号１１３をともにローレベル
を受けて、ＤＥ信号１１２および反転ＣＤＰ信号１１３
をともにローレベルとする。これにより、プリチャージ
用トランジスタ２２０〜２２２はオンし、Ｐチャンネル
ＭＯＳトランジスタ２２３はオフするとともに、アドレ
スデコーダ１０２がリセットされるので、いままで選択
されておりローレベルであったワード線Ｘ２の電位がハ
イレベルに戻される。したがって、ワード線Ｘ１〜Ｘｉ
の電位はすべてハイレベルとなり、ダミートランジスタ
２１０−１から２１０−ｉはすべてオンするので、Ｙ点
の電位はハイレベルからローレベルに変化する。Ｙ点の
電位がローレベルとなるとディスチャージ用トランジス
タ２２４がオフするので、プリチャージ用トランジスタ
２２０〜２２２のオンによりビット線２３０および２３
１は電源電位までプリチャージされ、Ｚ点の電位がハイ
レベルとなる。
【００１４】ビット線２３０および２３１が充分にプリ
チャージされた後、反転ＣＤＰ信号１１３はローレベル
からハイレベルにされ、プリチャージが終了する。ま
た、反転ＣＤＰ信号１１３のハイレベルに応答してＰチ
ャンネルＭＯＳトランジスタ２２３はオンするが、ダミ
ートランジスタ２１０−１から２１０−ｉはすべてオン
しているのでＹ点の電位はハイレベルとはならず、した
がってディスチャージ用トランジスタ２２４はオンしな
い。つまり、ビット線のディスチャージは開始されな
い。つづいて、ＤＥ信号１１２がハイレベルとなり、ワ
ード線Ｘ１に対応するアドレスＡＯ〜Ａｎをアドレスデ
コーダ１０２がデコードしはじめるので、ナード線Ｘ１
の電位は除々にハイレベルからローレベルへと変化して
いく。そして、ワード線Ｘ１の電位が充分にローレベル
に下がり、ダミートランジスタ２１０−１がオフする
と、Ｙ点の電位はようやくハイレベルになる。Ｙ点の電
位がハイレベルになると、ディスチャージ用トランジス
タ２２４はオンし、Ｚ点の電位がローレベルになる。す
なわち、ビット線２３０および２３１のディスチャージ
が行われる。そして、前に説明したように、ワード線Ｘ
１の電位がローレベルに下がるとエンハンスメント型で
あるメモリセルトランジスタ２０１はオフし、デプレッ
ション型であるメモリセルトランジスタ２０２は依然と
してオンであるので、つづいて発生するラッチ信号に応
答してビット線２３０からはローレベルのデータが、ビ
ット線２３１からはハイレベルのデータがデータラッチ
にラッチされ、外部に出力される。
チャージされた後、反転ＣＤＰ信号１１３はローレベル
からハイレベルにされ、プリチャージが終了する。ま
た、反転ＣＤＰ信号１１３のハイレベルに応答してＰチ
ャンネルＭＯＳトランジスタ２２３はオンするが、ダミ
ートランジスタ２１０−１から２１０−ｉはすべてオン
しているのでＹ点の電位はハイレベルとはならず、した
がってディスチャージ用トランジスタ２２４はオンしな
い。つまり、ビット線のディスチャージは開始されな
い。つづいて、ＤＥ信号１１２がハイレベルとなり、ワ
ード線Ｘ１に対応するアドレスＡＯ〜Ａｎをアドレスデ
コーダ１０２がデコードしはじめるので、ナード線Ｘ１
の電位は除々にハイレベルからローレベルへと変化して
いく。そして、ワード線Ｘ１の電位が充分にローレベル
に下がり、ダミートランジスタ２１０−１がオフする
と、Ｙ点の電位はようやくハイレベルになる。Ｙ点の電
位がハイレベルになると、ディスチャージ用トランジス
タ２２４はオンし、Ｚ点の電位がローレベルになる。す
なわち、ビット線２３０および２３１のディスチャージ
が行われる。そして、前に説明したように、ワード線Ｘ
１の電位がローレベルに下がるとエンハンスメント型で
あるメモリセルトランジスタ２０１はオフし、デプレッ
ション型であるメモリセルトランジスタ２０２は依然と
してオンであるので、つづいて発生するラッチ信号に応
答してビット線２３０からはローレベルのデータが、ビ
ット線２３１からはハイレベルのデータがデータラッチ
にラッチされ、外部に出力される。
【００１５】このように、ディスチャージ用トランジス
タ２２４は、ダミーデータライン２３２の電位によって
制御されている。つまり、ダミーデータライン２３２上
にあるＹ点の電位はハイレベルとならない限り、ディス
チャージ用トランジスタ２２４はオンしないので、ビッ
ト線２３０および２３１はディスチャージされない。一
方、かかるダミーデータライン２３２上にあるＹ点の電
位がハイレベルとなるには、ＰチャンネルＭＯＳトラン
ジスタ２２３がオンし、かつダミートランジスタ２１０
−１〜２１０−ｉの少なくともひとつがオフする必要が
あるため、これを満たすためには、反転ＣＤＰ信号１１
３がハイレベルであり、かつワード線Ｘ１〜Ｘｉの少な
くともひとつが充分にローレベルとなっていることが必
要となる。したがって、選択されたワード線の電位が確
定する前にビット線のディスチャージが行われることは
有り得ないので、正確なデータの読み出しが行われる。
タ２２４は、ダミーデータライン２３２の電位によって
制御されている。つまり、ダミーデータライン２３２上
にあるＹ点の電位はハイレベルとならない限り、ディス
チャージ用トランジスタ２２４はオンしないので、ビッ
ト線２３０および２３１はディスチャージされない。一
方、かかるダミーデータライン２３２上にあるＹ点の電
位がハイレベルとなるには、ＰチャンネルＭＯＳトラン
ジスタ２２３がオンし、かつダミートランジスタ２１０
−１〜２１０−ｉの少なくともひとつがオフする必要が
あるため、これを満たすためには、反転ＣＤＰ信号１１
３がハイレベルであり、かつワード線Ｘ１〜Ｘｉの少な
くともひとつが充分にローレベルとなっていることが必
要となる。したがって、選択されたワード線の電位が確
定する前にビット線のディスチャージが行われることは
有り得ないので、正確なデータの読み出しが行われる。
【００１６】なお、本実施例においては、反転ＣＤＰ信
号がハイレベルになってからＤＥ信号をハイレベルとし
たが、これらを同時にハイレベルとしてもよい。この場
合、反転ＣＤＰ信号とＤＥ信号とを共用することができ
る。
号がハイレベルになってからＤＥ信号をハイレベルとし
たが、これらを同時にハイレベルとしてもよい。この場
合、反転ＣＤＰ信号とＤＥ信号とを共用することができ
る。
【００１７】
【発明の効果】このように、本発明は縦型ＲＯＭにおい
て、ワード線の電位が確定したか否かを検出する手段を
設けたので、ワード線の電位が確定する前におけるビッ
ト線のディスチャージ開始が防止されるので、正確にデ
ータを読み出すことができる。さらに、かかる手段によ
り、ワード線の電位が確定するとすぐにビット線のディ
スチャージを行うことができ、データの読み出しを高速
に行うことができる。
て、ワード線の電位が確定したか否かを検出する手段を
設けたので、ワード線の電位が確定する前におけるビッ
ト線のディスチャージ開始が防止されるので、正確にデ
ータを読み出すことができる。さらに、かかる手段によ
り、ワード線の電位が確定するとすぐにビット線のディ
スチャージを行うことができ、データの読み出しを高速
に行うことができる。
【図１】本発明の実施例が示す記憶装置の全体図。
【図２】本発明の実施例の主要部を示す図。
【図３】実施例の動作を示すタイミング図。
【図４】従来例を示す図。
【図５】従来例の動作を示すタイミング図。
１００ メモリセルアレイ １０１ アドレスバッファ １０２ アドレスデコーダ １０３ アドレス変化検出回路 １０４ タイミング信号発生回路 １０５ データラッチ １１０ チップイネーブル信号 １１１ 検出信号 １１２ デコードイネーブル信号 １１３ プリチャージ信号 １１４ ラッチ信号 ２００〜２０５ メモリセルトランジスタ ２１０ ダミートランジスタ ２２０〜２２３ ＰチャンネルＭＯＳトランジスタ ２２４ ＮチャンネルＭＯＳトランジスタ ２３０，２３１ ビット線 ２３２ ダミーデータライン Ｘ ワード線
Claims (6)
- 【請求項１】 入力アドレスに対応するワード線の電位
が確定したことを判定する第１の手段と、前記第１の手
段の判定結果にもとづいてビット線の電位を制御する第
２の手段とを有することを特徴とする記憶装置。 - 【請求項２】 前記第１の手段は、対応するワード線が
それぞれゲートに接続されたダミートランジスタが第１
の電源端子と第２の電源端子との間に複数直列に接続さ
れたダミーデータラインであり、該ダミーデータライン
の電位によって前記判定を行うことを特徴とする請求項
１記載の記憶装置。 - 【請求項３】 入力アドレスに応じて選択されたワード
線の電位と、ビット線のプリチャージおよびディスシャ
ージを制御する信号とを受け、前記選択されたワード線
の電位が対応するメモリセルを読み出せる電位でありか
つ前記信号が前記ビット線のディスチャージを指示して
いることに応答して、前記ビット線のディスチャージを
行う手段を有することを特徴とする記憶装置。 - 【請求項４】 第１の電源端子と第２の電源端子との間
に直列に接続された第１および第２の手段と、前記第１
の手段と前記第２の手段との接続点の電位を受ける第３
の手段とを有し、前記第１の手段は入力アドレスに対応
するワード線の電位が対応するメモリセルを読み出せる
電位に確定したことに応答して前記接続点と前記第１の
電源端子との間を非導通状態とし、前記第２の手段はビ
ット線のディスチャージを許可する信号が発生したこと
に応答して前記接続点と前記第２の電源端子との間を導
通状態とし、前記第３の手段は前記接続点の電位に応答
してビット線に前記第１の電源端子の電位を供給するこ
とを特徴とする記憶装置。 - 【請求項５】 前記ビット線は、デプレッション型また
はエンハンスメント型のメモリセルトランジスタが複数
個直列に接続されたビット線であることを特徴とする請
求項１または３または４記載の記憶装置。 - 【請求項６】 前記ビット線は、デプレッション型また
はエンハンスメント型のメモリセルトランジスタが複数
個直列に接続されたビット線であり、前記読み出せる電
位は、前記エンハンスメント型のメモリセルトランジス
タを非導通とする電位であることを特徴とする請求項３
または４記載の記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16686194A JP2692596B2 (ja) | 1994-07-19 | 1994-07-19 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16686194A JP2692596B2 (ja) | 1994-07-19 | 1994-07-19 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0831192A true JPH0831192A (ja) | 1996-02-02 |
| JP2692596B2 JP2692596B2 (ja) | 1997-12-17 |
Family
ID=15839006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16686194A Expired - Fee Related JP2692596B2 (ja) | 1994-07-19 | 1994-07-19 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2692596B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7817486B2 (en) | 2007-11-07 | 2010-10-19 | Panasonic Corporation | Semiconductor storage device |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS571076A (en) * | 1980-05-20 | 1982-01-06 | Hitachi Chemical Co Ltd | Storage tank and storage tank system |
| JPS60125998A (ja) * | 1983-12-12 | 1985-07-05 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6211439A (ja) * | 1985-07-10 | 1987-01-20 | 株式会社日立製作所 | Ｎｍｒイメージング方法 |
| JPH0191394A (ja) * | 1987-09-30 | 1989-04-11 | Nec Corp | 読出し専用メモリ |
| JPH03108198A (ja) * | 1989-09-21 | 1991-05-08 | Matsushita Electric Ind Co Ltd | パルス信号発生回路およびパルス信号発生方法 |
-
1994
- 1994-07-19 JP JP16686194A patent/JP2692596B2/ja not_active Expired - Fee Related
Patent Citations (5)
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7817486B2 (en) | 2007-11-07 | 2010-10-19 | Panasonic Corporation | Semiconductor storage device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2692596B2 (ja) | 1997-12-17 |
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