JPS60121491A - ディスプレイ装置 - Google Patents
ディスプレイ装置Info
- Publication number
- JPS60121491A JPS60121491A JP58230060A JP23006083A JPS60121491A JP S60121491 A JPS60121491 A JP S60121491A JP 58230060 A JP58230060 A JP 58230060A JP 23006083 A JP23006083 A JP 23006083A JP S60121491 A JPS60121491 A JP S60121491A
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- JP
- Japan
- Prior art keywords
- display
- memory
- bit
- write signal
- display device
- Prior art date
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- Pending
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- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はディスプレイ装置に関するものである。
従来、ビットマツプ（Ｂｉｔ ＨＭａｐ ）方式のディ
スプレイ装置として、第１図に示す構成のものが良く知
られている。
スプレイ装置として、第１図に示す構成のものが良く知
られている。
図において、（１）は中央処理装置（以下、ＣＰＵ）（
２）は表示制御回路、（３）はアドレス切換回路で。
２）は表示制御回路、（３）はアドレス切換回路で。
ａｐＵｍと表示制御回路（２）とから出力されるアドレ
スを切り換える回路である。（４）は表示用メモリで９
通常８ビットで、ビット０表示用メモリＩＩ） 。
スを切り換える回路である。（４）は表示用メモリで９
通常８ビットで、ビット０表示用メモリＩＩ） 。
ビット１用（４ｚ、以下同様にしてビット７用（４υか
ら構成される。なお２図においてはビット２用からビッ
ト６用迄を省略しである。（５）は表示装置、（６）は
並直列変換回路で２表示用メモ１月４）から出力される
表示データ（並列）を直列に変換し２表示装置（５）に
供給する。（７）は上記ＯＰ Ｕ ｔｌ）と表示用メモ
リ（４）との間の双方向データバス、（８）は同替込信
号ラインである。
ら構成される。なお２図においてはビット２用からビッ
ト６用迄を省略しである。（５）は表示装置、（６）は
並直列変換回路で２表示用メモ１月４）から出力される
表示データ（並列）を直列に変換し２表示装置（５）に
供給する。（７）は上記ＯＰ Ｕ ｔｌ）と表示用メモ
リ（４）との間の双方向データバス、（８）は同替込信
号ラインである。
次に動作について説明する。
ラスクスキャン方式のビットマツプディスプレイ装置で
は表示用メモリをａｐＵ（１）のデータ巾に合せるのが
一般である。例えば、ＣＰＵのデータ巾が８ビツトの場
合には１表示用メモ１月４）を８分割して２表示装置（
８）の表示期間中は表示制御回路（２）のアドレス信号
がアドレス切換回路（３）を通して表示用メモ１月４）
の各々ＴＡＤ−ｆ４１に共通に入り、８分割された表示
用メモリ（４０〜ＣＩの内容が同時にアクセスされ、そ
の出力データが、並直列変換回路（６）を通して表示装
置（５）に送られる。
は表示用メモリをａｐＵ（１）のデータ巾に合せるのが
一般である。例えば、ＣＰＵのデータ巾が８ビツトの場
合には１表示用メモ１月４）を８分割して２表示装置（
８）の表示期間中は表示制御回路（２）のアドレス信号
がアドレス切換回路（３）を通して表示用メモ１月４）
の各々ＴＡＤ−ｆ４１に共通に入り、８分割された表示
用メモリ（４０〜ＣＩの内容が同時にアクセスされ、そ
の出力データが、並直列変換回路（６）を通して表示装
置（５）に送られる。
ａ Ｐ Ｕ ｆｔ）が表示用メモリ（４）の内容を書き
換えたい場合には、アドレス切換回路（３）がａ Ｐ
Ｕ （１１のアドレスを選択し、ＣＰＵ（１１のデータ
ラインに接続された双方向データバス（力（これはＣＰ
Ｈのビットに対応して表示用メモリの各ビットメモリに
接続されている。）を通して、ａｐＵ（１）からのデー
タが表示用メモリに出力され、同時にＯＰ Ｕ （１）
からの書込信号が同ライン（８）を通して各ビットメモ
１月４υ〜（傭に共通に送出され、メモリ内容の書換え
が行われる。
換えたい場合には、アドレス切換回路（３）がａ Ｐ
Ｕ （１１のアドレスを選択し、ＣＰＵ（１１のデータ
ラインに接続された双方向データバス（力（これはＣＰ
Ｈのビットに対応して表示用メモリの各ビットメモリに
接続されている。）を通して、ａｐＵ（１）からのデー
タが表示用メモリに出力され、同時にＯＰ Ｕ （１）
からの書込信号が同ライン（８）を通して各ビットメモ
１月４υ〜（傭に共通に送出され、メモリ内容の書換え
が行われる。
従来のディスプレイ装置は９以上のように構成されてい
るので２表示用メモ１月４）の１ビツトのみを書換えを
行いその他のビットには影響を与えたくない場合、書換
えを行うビットのアドレスに接続される表示用メモリの
全ビットの内容を一度ＣＰＵの中に取り入れ、書換えを
行うビットのみデータを置換してから９表示用メモ１月
４）に全ビットの内容を書き込む必要があり、描画速度
が遅くなる欠点があった。
るので２表示用メモ１月４）の１ビツトのみを書換えを
行いその他のビットには影響を与えたくない場合、書換
えを行うビットのアドレスに接続される表示用メモリの
全ビットの内容を一度ＣＰＵの中に取り入れ、書換えを
行うビットのみデータを置換してから９表示用メモ１月
４）に全ビットの内容を書き込む必要があり、描画速度
が遅くなる欠点があった。
この発明は、上記のような従来のものの欠点を除去する
ためになされたもので８表示用メモリを構成する各ビッ
トメモリの書込信号ラインに９表示用メモリの任意のビ
ットをＣＰＵからの書込信号を出力可能な状態又は抑止
状態にＣＰＵにより設定できる書込信号出力制御回路を
設け、ＣＰＵが表示用メモリの任意のビットのみを簀き
換えたい場合には、書込信号出力制御回路を、書き換え
たいビットのみ書込信号が出力ｏ１− ＮＱな状態に設
定し、ＣＰＵは書換ビットのみ有効なデータを表示用メ
モリに送出するだけで、ＣＰＵか表示用メモリを読み込
まずに任意のビットメモリの書換えが可能な、描画速度
の速いディスプレイ装置を提供することを目的としてい
る。
ためになされたもので８表示用メモリを構成する各ビッ
トメモリの書込信号ラインに９表示用メモリの任意のビ
ットをＣＰＵからの書込信号を出力可能な状態又は抑止
状態にＣＰＵにより設定できる書込信号出力制御回路を
設け、ＣＰＵが表示用メモリの任意のビットのみを簀き
換えたい場合には、書込信号出力制御回路を、書き換え
たいビットのみ書込信号が出力ｏ１− ＮＱな状態に設
定し、ＣＰＵは書換ビットのみ有効なデータを表示用メ
モリに送出するだけで、ＣＰＵか表示用メモリを読み込
まずに任意のビットメモリの書換えが可能な、描画速度
の速いディスプレイ装置を提供することを目的としてい
る。
以下、この発明の一実施例を第２図を参照して説明する
。
。
第２図において、第１図と同一符号は同−又は相当部分
を示しており１重復する説明は省略する。
を示しており１重復する説明は省略する。
（９）はこの発明によりＯＰ Ｕ （１）と表示用メモ
リ（４）との間の書込信号ライン（８）に設けた書込信
号出力制御回路で、ｃｐＵｏ＋からの書込信号が表示用
メモリ（４）を構成する各ビットメモ１月４υ〜（祷に
個別に送出されることを特徴とする。
リ（４）との間の書込信号ライン（８）に設けた書込信
号出力制御回路で、ｃｐＵｏ＋からの書込信号が表示用
メモリ（４）を構成する各ビットメモ１月４υ〜（祷に
個別に送出されることを特徴とする。
上記のように構成されたディスプレイ装置において、Ｃ
ＰＵ（１）及び表示制御回路（２）から表示用メモリ（
４）へのアドレス送出、並びに９表示用メモリ（４）か
ら並直列変換回路（６）を通して表示装置（５）へのデ
ータ送出は、従来と同様である、 ａ ｐ ｔｒ （１）が１表示用メモリ（４）の例えば
ビット０メモ１月４０の内容のみを書き換える場合、Ｃ
ＰＵ（１）は、書込信号出力制御回路（９）に対して表
示用メモリ（４）のビット０メモリ０υの書込信号ライ
ンな書込可能状態に設定し、他のビットメモリ（４り〜
ｌＩＩの書込信号ラインは、ＣＰＵからの書込信号が入
力されても書込信号が送出されない抑止状態に設定して
おく。その後、Ｃ！ＰＵ（ｌｊは表示用メモリ（４）の
ビット０メモリ（４υのデータのみ有効で他のビットは
任意のデータを、双方向データバス（７）を通して表示
用メモ１月４）に送出し、同時に書込信号を書込信号出
力制御回路（９）に送出する。同制御回路（９）はビッ
ト０メモＩＪ４＋１にのみ書込信号を出力し、他のビッ
トメモリ（４り〜囮には書込信号を送出しない。これに
よりビット０メモリ（４υにはＣＰＵ（１）からのデー
タが書き込まれ、他のビットメモリ（４７Ｊ−０３は。
ＰＵ（１）及び表示制御回路（２）から表示用メモリ（
４）へのアドレス送出、並びに９表示用メモリ（４）か
ら並直列変換回路（６）を通して表示装置（５）へのデ
ータ送出は、従来と同様である、 ａ ｐ ｔｒ （１）が１表示用メモリ（４）の例えば
ビット０メモ１月４０の内容のみを書き換える場合、Ｃ
ＰＵ（１）は、書込信号出力制御回路（９）に対して表
示用メモリ（４）のビット０メモリ０υの書込信号ライ
ンな書込可能状態に設定し、他のビットメモリ（４り〜
ｌＩＩの書込信号ラインは、ＣＰＵからの書込信号が入
力されても書込信号が送出されない抑止状態に設定して
おく。その後、Ｃ！ＰＵ（ｌｊは表示用メモリ（４）の
ビット０メモリ（４υのデータのみ有効で他のビットは
任意のデータを、双方向データバス（７）を通して表示
用メモ１月４）に送出し、同時に書込信号を書込信号出
力制御回路（９）に送出する。同制御回路（９）はビッ
ト０メモＩＪ４＋１にのみ書込信号を出力し、他のビッ
トメモリ（４り〜囮には書込信号を送出しない。これに
よりビット０メモリ（４υにはＣＰＵ（１）からのデー
タが書き込まれ、他のビットメモリ（４７Ｊ−０３は。
ビット０メモＩ）ＩＡＤに新データを書き込む前のデー
タと同一のままに維持される。
タと同一のままに維持される。
なお、上記実施例では表示用メモリの構成を一面だけと
したモノクロ用であるが、カラーディスプレイ用に表示
用メモリの構成を複数の面にしても、上記実施例と同様
の効果を奏する。
したモノクロ用であるが、カラーディスプレイ用に表示
用メモリの構成を複数の面にしても、上記実施例と同様
の効果を奏する。
以上のようにこの発明によれば２表示用メモリを構成す
る各ビットメモリの書込信号ラインに。
る各ビットメモリの書込信号ラインに。
表示用メモリの任意のビットをＣＰＵからの書込信号出
力をＣＰＨにより制御する回路を設ける構成にしたので
、ａｐｔｙが表示用メモリの任意のビットを書き換える
場合に２表示用メモリを読み込むことなしに書き込める
為、描画速度を速くすることができる効果がある。
力をＣＰＨにより制御する回路を設ける構成にしたので
、ａｐｔｙが表示用メモリの任意のビットを書き換える
場合に２表示用メモリを読み込むことなしに書き込める
為、描画速度を速くすることができる効果がある。
第１図は従来のディスプレイ装置のブロック図。
第２図はこの発明の一実施例によるディスプレイ装置の
ブロック図である。 図中、（１）は中央処理装置、（２）は表示制御回路。 （３）はアドレス切換回路、（４）は表示用メモＩＪ
、 ＋５＋は表示装置、（９）は書込信号出力制御回路
である。 代理人大岩増雄 手続補正書（方式） ５９３２８ ％式％ ２、発明の名称 ディスプレイ装置 ３、補正をする者 名 称 （６０１）三菱電機株式会社 代表者片山仁八部 ５、補正命令の日付 昭和５９年２月８日（発送日）６
、補正の対象 （ＩＪ 明細書全文および図面。 ７、補正の内容 （１）明細書全文および図面を別紙のとおり浄書する。 （内容に変更なし） ８、添付書類の目録 （１１明細書および図面。 １ 通 以上
ブロック図である。 図中、（１）は中央処理装置、（２）は表示制御回路。 （３）はアドレス切換回路、（４）は表示用メモＩＪ
、 ＋５＋は表示装置、（９）は書込信号出力制御回路
である。 代理人大岩増雄 手続補正書（方式） ５９３２８ ％式％ ２、発明の名称 ディスプレイ装置 ３、補正をする者 名 称 （６０１）三菱電機株式会社 代表者片山仁八部 ５、補正命令の日付 昭和５９年２月８日（発送日）６
、補正の対象 （ＩＪ 明細書全文および図面。 ７、補正の内容 （１）明細書全文および図面を別紙のとおり浄書する。 （内容に変更なし） ８、添付書類の目録 （１１明細書および図面。 １ 通 以上
Claims (1)
- ビットマツプディスプレイ装置において１表示用メモリ
を構成する各々のビットメモリの書込信号ラインに２表
示用メモリの任意のビラトラ中央処理装置からの書込信
号を出力可能な状態又は抑止状態に中央処理装置により
設定可能な書込信号出力制御回路を設けたディスプレイ
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58230060A JPS60121491A (ja) | 1983-12-06 | 1983-12-06 | ディスプレイ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58230060A JPS60121491A (ja) | 1983-12-06 | 1983-12-06 | ディスプレイ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60121491A true JPS60121491A (ja) | 1985-06-28 |
Family
ID=16901920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58230060A Pending JPS60121491A (ja) | 1983-12-06 | 1983-12-06 | ディスプレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60121491A (ja) |
-
1983
- 1983-12-06 JP JP58230060A patent/JPS60121491A/ja active Pending
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