JPS63163937A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JPS63163937A JPS63163937A JP61314268A JP31426886A JPS63163937A JP S63163937 A JPS63163937 A JP S63163937A JP 61314268 A JP61314268 A JP 61314268A JP 31426886 A JP31426886 A JP 31426886A JP S63163937 A JPS63163937 A JP S63163937A
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- banks
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- 230000015654 memory Effects 0.000 title claims abstract description 45
- 230000037430 deletion Effects 0.000 abstract 3
- 238000012217 deletion Methods 0.000 abstract 3
- 230000006870 function Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Memory System (AREA)
- Control Or Security For Electrophotography (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、メモリの内容の消去を高速で行うことが可能
なメモリ制御装置に関し、例えばビットマツプ方式の画
像メモリのように大容量のメモリの制御に利用される。
なメモリ制御装置に関し、例えばビットマツプ方式の画
像メモリのように大容量のメモリの制御に利用される。
（従来技術及びその問題点）
グラフィック画像信号の処理や文字書き込み位置の制御
を行うための画像メモリとして、ビットマツプ方式の画
像メモリが多く用いられている。
を行うための画像メモリとして、ビットマツプ方式の画
像メモリが多く用いられている。
ビットマツプ方式の１ｉ像メモリでは、画像データの１
頁分のドツトデータに対応する記憶エアリを有している
必要があるため、一般に大容量となる。
頁分のドツトデータに対応する記憶エアリを有している
必要があるため、一般に大容量となる。
このような画像メモリは、例えば第１図に示すように、
２５６にビットダイナミックＲＡＭからなる、ｒｌ
ｌｌのメモリチップで構成したバンク１〜４をダ組配置
して１Ｍバイトの容量とし、各バンク１〜４には共通の
アドレスラインＡＯ〜へ８とデータラインＤＯＯ〜００
Ｂおよび０１０〜ＤＩ８とがそれぞれ接続されており、
読み書きを行うための制御信号ラインがバンク選択手段
５を介して各バンク１〜４に接続されるように構成され
ている。
２５６にビットダイナミックＲＡＭからなる、ｒｌ
ｌｌのメモリチップで構成したバンク１〜４をダ組配置
して１Ｍバイトの容量とし、各バンク１〜４には共通の
アドレスラインＡＯ〜へ８とデータラインＤＯＯ〜００
Ｂおよび０１０〜ＤＩ８とがそれぞれ接続されており、
読み書きを行うための制御信号ラインがバンク選択手段
５を介して各バンク１〜４に接続されるように構成され
ている。
第４図は従来のバンク選択手段５の回路図であり、上位
のアドレス信号Ａ１８． Ａ１９をデコーダ６によりデ
コードし、これによって選択的にアンドゲートを開き、
制御信号であるＲ Ａ Ｓ （Ｒｏｗ Ａｄｄｒｅｓｓ
Ｓｔｒｏｂｅ ）信号、ＣＡ Ｓ （Ｃｏｌｅｓｎ Ａ
ｄｄｒｅｓｓ ５ｔｒｏｖｅ ）信号が、バンク１〜４
のうちのいずれかに選択的に入力されるようになってい
る。
のアドレス信号Ａ１８． Ａ１９をデコーダ６によりデ
コードし、これによって選択的にアンドゲートを開き、
制御信号であるＲ Ａ Ｓ （Ｒｏｗ Ａｄｄｒｅｓｓ
Ｓｔｒｏｂｅ ）信号、ＣＡ Ｓ （Ｃｏｌｅｓｎ Ａ
ｄｄｒｅｓｓ ５ｔｒｏｖｅ ）信号が、バンク１〜４
のうちのいずれかに選択的に入力されるようになってい
る。
ところで、画像メモリの電源をオンにしたとき、または
画像メモリに別の新しい画像データを書き込むときには
、画像メモリの内容を消去する必要が生じる。画像メモ
リの消去は、全部のメモリに００ＨまたはＦＦＨなどの
特定のデータを書き込むことによって行われる。この場
合において、第４図に示した従来のバンク選択手段によ
るときは、アドレスを順次を旨定して／バイト毎にデー
タを嘗き込んでいき、バンク１の害き込みが終了すれば
次にバンク２、バンク３、そしてバンク４というように
順次行われていた。このため、画像メモリの消去に長期
間を要するという問題があった。
画像メモリに別の新しい画像データを書き込むときには
、画像メモリの内容を消去する必要が生じる。画像メモ
リの消去は、全部のメモリに００ＨまたはＦＦＨなどの
特定のデータを書き込むことによって行われる。この場
合において、第４図に示した従来のバンク選択手段によ
るときは、アドレスを順次を旨定して／バイト毎にデー
タを嘗き込んでいき、バンク１の害き込みが終了すれば
次にバンク２、バンク３、そしてバンク４というように
順次行われていた。このため、画像メモリの消去に長期
間を要するという問題があった。
また、画像メモリのように大容量のメモリには、第１図
で説明したようにダイナミックＲＡＭがよく用いられて
いるが、ダイナミックＲＡＭを高速でアクセスするため
にはリフレッシュサイクルとの調停が必要となり、消去
に長時間を要することによってタイミングの設計が非常
に複雑になるという問題がある。
で説明したようにダイナミックＲＡＭがよく用いられて
いるが、ダイナミックＲＡＭを高速でアクセスするため
にはリフレッシュサイクルとの調停が必要となり、消去
に長時間を要することによってタイミングの設計が非常
に複雑になるという問題がある。
レーザープリンタのように高解像度の画像処理装置にお
いては、画像メモリの容量が非常に大きくなるため、こ
れらの問題は一層顕著であった。
いては、画像メモリの容量が非常に大きくなるため、こ
れらの問題は一層顕著であった。
（問題点を解決するための手段）
本発明は、上述の問題に鑑み、メモリの内容を高速で消
去することのできるメモリ制御装置を提供するものであ
り、その技術的手段は、複数のバンクよりなり、各バン
ク１〜４には共通のアドレスラインおよびデータライン
がそれぞれ接続されており、読み書きを行うための制御
信号ラインがバンク選択手段５を介して各バンクに接続
されるように構成されたメモリにおいて、前記バンク選
択手段５は、前記複数のバンク１〜４に同時に前記制御
信号ラインを接続するためのバンク接続手段を有してな
ることを特徴とするものである。
去することのできるメモリ制御装置を提供するものであ
り、その技術的手段は、複数のバンクよりなり、各バン
ク１〜４には共通のアドレスラインおよびデータライン
がそれぞれ接続されており、読み書きを行うための制御
信号ラインがバンク選択手段５を介して各バンクに接続
されるように構成されたメモリにおいて、前記バンク選
択手段５は、前記複数のバンク１〜４に同時に前記制御
信号ラインを接続するためのバンク接続手段を有してな
ることを特徴とするものである。
（実施例）
以下、本発明の実施例を図面に基づいて説明する。
第１図および第２図において、セレクト信号は、バンク
１〜４のうちの７つを選択するためのアドレス信号の上
位部分からなるバンクセレクト信号と、全バンク１〜４
を同時に選択するための全バンクセレクト信号とを有し
ており、バンクセレクト信号はデコーダ１０によってデ
コードされ、それぞれオアゲート１１−１４を経てナン
トゲート群１５〜１８に入力されている。全バンドセレ
クト信号は、全部のオアゲー日１〜１４に入力されるよ
うに接続されており、これによって、バンクセレクト信
号によってはオアゲート１ｌ−１４のうちのいずれか１
つがアクティブとなるとともに、全バンクセレクト信号
によって全てのオアゲートｌｌ〜１４がアクティブとな
る０画像メモリに読み書きを行うための制御信号は、Ｒ
ＡＳ信号、ＣＡＳ信号、およびＷＥ倍信号らなり、これ
らはそれぞれアンドゲート群１５〜１８に入力されてい
るとともに、ＲＡＳ信号およびＣＡＳ信号については、
アンドゲート群１５からアンドゲート群１８に向かって
それぞれシュミット回路などからなる遅延素子１９〜２
１が挿入されている。これらの遅延素子１９〜２１は、
全ブロックセレクト信号がアクティブとなって全バンク
ｌ〜４に対して同時に消去（書込み）およびフレッシ二
が行われる際に、制御信号がダイナミックＲＡＭに同時
に入力されることとなると消費電流が非常に大きくなる
ので、これを防止するためのものである。
１〜４のうちの７つを選択するためのアドレス信号の上
位部分からなるバンクセレクト信号と、全バンク１〜４
を同時に選択するための全バンクセレクト信号とを有し
ており、バンクセレクト信号はデコーダ１０によってデ
コードされ、それぞれオアゲート１１−１４を経てナン
トゲート群１５〜１８に入力されている。全バンドセレ
クト信号は、全部のオアゲー日１〜１４に入力されるよ
うに接続されており、これによって、バンクセレクト信
号によってはオアゲート１ｌ−１４のうちのいずれか１
つがアクティブとなるとともに、全バンクセレクト信号
によって全てのオアゲートｌｌ〜１４がアクティブとな
る０画像メモリに読み書きを行うための制御信号は、Ｒ
ＡＳ信号、ＣＡＳ信号、およびＷＥ倍信号らなり、これ
らはそれぞれアンドゲート群１５〜１８に入力されてい
るとともに、ＲＡＳ信号およびＣＡＳ信号については、
アンドゲート群１５からアンドゲート群１８に向かって
それぞれシュミット回路などからなる遅延素子１９〜２
１が挿入されている。これらの遅延素子１９〜２１は、
全ブロックセレクト信号がアクティブとなって全バンク
ｌ〜４に対して同時に消去（書込み）およびフレッシ二
が行われる際に、制御信号がダイナミックＲＡＭに同時
に入力されることとなると消費電流が非常に大きくなる
ので、これを防止するためのものである。
第２図の例では、ＲＡＳ信号およびＣＡＳ信号の各制御
信号オアゲート１１−１４により選択しているものを示
したが、ＣＡＳ信号のみでバックを選択し、ＲＡＳ信号
は全バンク共通に与えるようにしても良い、しかしなが
ら、ＲＡＳ信号を選択的に与えるようにすればアクセス
するバンクのみで電力消費がなされるため、画像メモリ
のように大容量メモリを扱うシステムにおいて有利であ
る。
信号オアゲート１１−１４により選択しているものを示
したが、ＣＡＳ信号のみでバックを選択し、ＲＡＳ信号
は全バンク共通に与えるようにしても良い、しかしなが
ら、ＲＡＳ信号を選択的に与えるようにすればアクセス
するバンクのみで電力消費がなされるため、画像メモリ
のように大容量メモリを扱うシステムにおいて有利であ
る。
上述のように構成した画像メモリおよびメモリ制御装置
の動作を、第３図に示すタイミングチャートをも参照し
つつ説明する。
の動作を、第３図に示すタイミングチャートをも参照し
つつ説明する。
画像メモリへの通常の読み書きにおいては、アドレス信
号、バンクセレクト信号およびＲＡＳ信号、ＣＡＳ信号
によって全バンク１〜４のうちから７バイトがアドレス
指定され、データラインを介してデータの入出力が行わ
れる０画像メモリの内容を消去する際には、図示しない
ＣＰＵからの全バンクセレクト信号がアクティブとなり
、その後、制御信号がそれぞれ適当なタイミングでアク
ティブとなり、データラインＤＩＯ〜ＤＩ７のデータ、
例えばＯＯＨまたはＦＦＨが書き込まれる。
号、バンクセレクト信号およびＲＡＳ信号、ＣＡＳ信号
によって全バンク１〜４のうちから７バイトがアドレス
指定され、データラインを介してデータの入出力が行わ
れる０画像メモリの内容を消去する際には、図示しない
ＣＰＵからの全バンクセレクト信号がアクティブとなり
、その後、制御信号がそれぞれ適当なタイミングでアク
ティブとなり、データラインＤＩＯ〜ＤＩ７のデータ、
例えばＯＯＨまたはＦＦＨが書き込まれる。
このときには、全バンクセレクト信号によって全てのア
ンドゲート群１５〜１８が開放可能な状態となり、制御
信号は全てのバンク１〜４に対して入力されることとな
って、グバイトへのデータの書き込みが一度に実行され
る。そして、遅延素子１９〜２１によって各バンク１〜
４への制御信号の入力のタイミングが順次それぞれずれ
るため、瞬間的に大電流が流れるのが防止されて消費電
流のピーク値の低下が計られている。
ンドゲート群１５〜１８が開放可能な状態となり、制御
信号は全てのバンク１〜４に対して入力されることとな
って、グバイトへのデータの書き込みが一度に実行され
る。そして、遅延素子１９〜２１によって各バンク１〜
４への制御信号の入力のタイミングが順次それぞれずれ
るため、瞬間的に大電流が流れるのが防止されて消費電
流のピーク値の低下が計られている。
上述の実施例によれば、従来は消去を／バイト毎に行っ
ていたのがグバイト毎に行われるようになり、全画像メ
モリの内容の消去を高速に行うことができて消去に要す
る時間が大幅に短縮される。
ていたのがグバイト毎に行われるようになり、全画像メ
モリの内容の消去を高速に行うことができて消去に要す
る時間が大幅に短縮される。
従来においては、消去中にダイナミックＲＡＭのリフレ
ッシュを行う必要があったが、上述の実施例によれば、
全バンク１〜４に一度に制御信号を与えるため、リフレ
ッシュが不要となる。遅延素子１９〜２１によって各バ
ンク１〜４への制御信号の入力タイミングがずれるため
、消費電流のピーク値があまり大きくならない。
ッシュを行う必要があったが、上述の実施例によれば、
全バンク１〜４に一度に制御信号を与えるため、リフレ
ッシュが不要となる。遅延素子１９〜２１によって各バ
ンク１〜４への制御信号の入力タイミングがずれるため
、消費電流のピーク値があまり大きくならない。
上述の実施例において、全バンクセレクト信号によって
制御信号の全バンク１〜４への入力を可能とするための
ゲート回路は、第２図で示した以外の種々の回路を採用
することができる。各バンク１〜４は８個のメモリチッ
プによる８ピント構成となっているが、１２ビツト構成
または１６ビツト構成、その他のビット数構成でもよい
、バンク数はダ以外であってもよい。画像メモリの容量
が小さい場合には、遅延素子１９〜２１を省略すること
も可能である。ダイナミックＲＡＭに代えてスタティッ
クＲＡＭを用いてシ、よい０画像メモリ以外のメモリシ
ステムに利用することが可能である。制御信号の内容は
メモリの種類によって種々変更することができる。
制御信号の全バンク１〜４への入力を可能とするための
ゲート回路は、第２図で示した以外の種々の回路を採用
することができる。各バンク１〜４は８個のメモリチッ
プによる８ピント構成となっているが、１２ビツト構成
または１６ビツト構成、その他のビット数構成でもよい
、バンク数はダ以外であってもよい。画像メモリの容量
が小さい場合には、遅延素子１９〜２１を省略すること
も可能である。ダイナミックＲＡＭに代えてスタティッ
クＲＡＭを用いてシ、よい０画像メモリ以外のメモリシ
ステムに利用することが可能である。制御信号の内容は
メモリの種類によって種々変更することができる。
（発明の効果）
本発明によると、メモリの内容を高速で消去することが
でき、消去のための時間を大幅に短縮することができる
。したがって、画像メモリなどのように大容量のメモリ
の消去を短時間で行うことが可能であるとともに、ダイ
ナミックＲＡＭを用いた場合にリフレッシュのためのタ
イミング設計が容易なものとなる。
でき、消去のための時間を大幅に短縮することができる
。したがって、画像メモリなどのように大容量のメモリ
の消去を短時間で行うことが可能であるとともに、ダイ
ナミックＲＡＭを用いた場合にリフレッシュのためのタ
イミング設計が容易なものとなる。
第１図はＩｉ画像メモリよびメモリ制御装置の構成を示
すブロック図、第２図は本発明に係るメモリ制御装置の
一例を示す回路図、第３図は第２図の回路による動作タ
イミングチャート、第４図は従来のメモリ制御装置を示
す回路図である。 １．２，３．４・・・バンク、５・・・バンク選択手段
、ｌＯ・・・デコーダ、１１．１２．１３．１４・・・
オアゲート（バンク接続手段） 、１５．１６．１７．
１８・・・アンドゲート群、１９．２０．２１・・・遅
延素子。 出願人 ミノルタカメラ株式会社 耐 Ｉ Ｂ 菟 ２ 図 晃３区
すブロック図、第２図は本発明に係るメモリ制御装置の
一例を示す回路図、第３図は第２図の回路による動作タ
イミングチャート、第４図は従来のメモリ制御装置を示
す回路図である。 １．２，３．４・・・バンク、５・・・バンク選択手段
、ｌＯ・・・デコーダ、１１．１２．１３．１４・・・
オアゲート（バンク接続手段） 、１５．１６．１７．
１８・・・アンドゲート群、１９．２０．２１・・・遅
延素子。 出願人 ミノルタカメラ株式会社 耐 Ｉ Ｂ 菟 ２ 図 晃３区
Claims (1)
- 複数のバンクよりなり、各バンクには共通のアドレスラ
インおよびデータラインがそれぞれ接続されており、読
み書きを行うための制御信号ラインがバンク選択手段を
介して各バンクに接続されるように構成されたメモリに
おいて、前記バンク選択手段は、前記複数のバンクに同
時に前記制御信号ラインを接続するためのバンク接続手
段を有してなることを特徴とするメモリ制御装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61314268A JPS63163937A (ja) | 1986-12-26 | 1986-12-26 | メモリ制御装置 |
| US07/137,234 US4881206A (en) | 1986-12-26 | 1987-12-22 | Memory device |
| DE19873743924 DE3743924A1 (de) | 1986-12-26 | 1987-12-23 | Speichereinrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61314268A JPS63163937A (ja) | 1986-12-26 | 1986-12-26 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63163937A true JPS63163937A (ja) | 1988-07-07 |
Family
ID=18051310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61314268A Pending JPS63163937A (ja) | 1986-12-26 | 1986-12-26 | メモリ制御装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4881206A (ja) |
| JP (1) | JPS63163937A (ja) |
| DE (1) | DE3743924A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0367057U (ja) * | 1989-10-31 | 1991-06-28 | ||
| JPH0440346U (ja) * | 1990-07-26 | 1992-04-06 |
Families Citing this family (15)
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|---|---|---|---|---|
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| EP0617363B1 (en) * | 1989-04-13 | 2000-01-26 | SanDisk Corporation | Defective cell substitution in EEprom array |
| US5005157A (en) * | 1989-11-13 | 1991-04-02 | Chips & Technologies, Inc. | Apparatus for selectively providing RAS signals or RAS timing and coded RAS address signals |
| JP2865807B2 (ja) * | 1990-05-28 | 1999-03-08 | 株式会社東芝 | 半導体記憶システム |
| US5260937A (en) * | 1990-10-29 | 1993-11-09 | Dsc Communications Corporation | Power conserving technique for a communications terminal time slot interchanger |
| US5257233A (en) | 1990-10-31 | 1993-10-26 | Micron Technology, Inc. | Low power memory module using restricted RAM activation |
| US5392252A (en) * | 1990-11-13 | 1995-02-21 | Vlsi Technology, Inc. | Programmable memory addressing |
| US5307314A (en) * | 1991-07-15 | 1994-04-26 | Micron Technology, Inc. | Split read/write dynamic random access memory |
| US5263003A (en) * | 1991-11-12 | 1993-11-16 | Allen-Bradley Company, Inc. | Flash memory circuit and method of operation |
| KR930013999A (ko) * | 1991-12-31 | 1993-07-22 | 정몽헌 | 그래픽 콘트롤러의 블록별 레지스터 제어회로 |
| KR950000504B1 (ko) * | 1992-01-31 | 1995-01-24 | 삼성전자 주식회사 | 복수개의 로우 어드레스 스트로브 신호를 가지는 반도체 메모리 장치 |
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| KR100438779B1 (ko) * | 2001-11-26 | 2004-07-05 | 삼성전자주식회사 | 멀티 뱅크 구조를 포함하는 동기식 반도체 메모리 장치 |
| US9445964B1 (en) * | 2015-06-04 | 2016-09-20 | James Allen Kodak | Modular casket with tension cable system |
Citations (3)
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5819793A (ja) * | 1981-07-27 | 1983-02-04 | Toshiba Corp | 半導体メモリ装置 |
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-
1986
- 1986-12-26 JP JP61314268A patent/JPS63163937A/ja active Pending
-
1987
- 1987-12-22 US US07/137,234 patent/US4881206A/en not_active Expired - Lifetime
- 1987-12-23 DE DE19873743924 patent/DE3743924A1/de not_active Withdrawn
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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|---|---|---|---|---|
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| JPH0440346U (ja) * | 1990-07-26 | 1992-04-06 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3743924A1 (de) | 1988-07-07 |
| US4881206A (en) | 1989-11-14 |
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