SU1179351A1 - Устройство дл сопр жени электронно-вычислительной машины с периферийными устройствами - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ЭЛЕКТРОННО-ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ С ПЕРИФЕРИЙНЫМИ УСТРОЙСТВАМИ, содержащее блок оперативной пам ти и первый блок дешифрации адреса, причем группа входов первого блока дешифрации адреса подключена к адресной шине и шине служебных сигналов электронно-вычислительной машины, отличающеес  тем, что, с целью сокращени  аппаратурных затрат и повышени  быстродействи  путем независимого использовани  блока оперативной пам ти электронновычислительной машиной и периферийными устройствами, в него введен второй блок дешифрации адреса, а блок оперативной пам ти выполнен двухканальным, при этом группа информационных входов-выходов первого канала блока оперативной пам ти подключена к информационной шине электронно-вычислительной машины, группа информационных входов-выходов второго канала блока оперативной пам ти подключена к информационной шине периферийных устройств, группа входов второго дешифратора адреса подключена к адресной шине и шине служебных сигналов периферийного устройства, группа выходов первого дешифс ратора адреса соединена с адресным входом kn и входом управлени  режимом первого канала блока оперативной пам ти, группа выходов с второго дешифратора адреса соединена с адресным входом и входом управлени  режимом второго канала блока оперативной пам ти. СО СО сд

Description

Изобретение относитс  к вычислительной технике и может быть применено в вычислительных и управл ющих системах дл  сопр жени  ЭВМ с периферийными устройствами или другой ЭВМ, св занной с периферийными устройствами.

Цель изобретени  - сокращение аппаратурных затрат и повышение быстродействи  путем независимого использовани  блока оперативной пам ти электронно-вычислительной машиной и периферийными устройствами .

Устройство позвол ет производить асинхронный (независимый) обмен данными между внешним устройством, блоком оперативной пам ти и центральным процессором . Причем обменом между внешним устройством (например, специализированное вычислительное устройство, микропроцессор или датчики информации) и блоком оперативной пам ти управл ет внешнее устройство , а обменом между процессором и блоком оперативной пам ти управл ет процессор . Команды управлени  считыванием или записью данных содержатс  в формате адресного слова, адресна  часть которого определ ет адрес  чейки (регистра).

На фиг. 1 представлена структурна  схема устройства; на фиг. 2 - функциональна  схема блока дешифрации адреса; на фиг. 3 - временна  диаграмма работы блока дешифрации адреса.

Предлагаемое устройство содержит процессор 1, системную магистраль 2, внешнюю магистраль 3, блок 4 оперативной пам ти , первый 5 и второй 6 блоки дешифрации адреса и периферийное устройство 7.

Блок 5 (6) дешифрации адреса содержит (фиг. 2) регистр 8, одновибратор 9, элемент И-НЕ 10 и элементы НЕ 1 1 и 12. На фиг. 2 также обозначены группа адресных входов 13 и адресных выходов 14 регистра 8, синхровход 15 регистра 8, стробирующий вход 16 блока 5(6) дешифрации адресаi выход 17 разрешени  канала (1 или 2) блока 5 (6) дешифрации адреса, вход 18 и выход 19 записи блока 5(6) дешифрации адреса, вход 20 и выход 21 считывани  блока 5(6) дешифрации адреса.

Устройство работает следующим образом.

Во врем  цикла записи из процессора 1 информаци  по системной магистрали 2 поступает на информационные входы-выходы первого канала блока 4 оперативной записи , где она записываетс  в  чейки пам ти , адреса которых определ ютс  блоком 5. Во врем  цикла считывани  из блока 4 данные по системной магистрали 2 поступают в процессор 1. Адреса  чеек также определ ютс  блоком 5.

Аналогично в  чейки блока 4 могут быть записаны данные, поступающие по внешней магистрали 3 из периферийного устройства 7 (например, микропроцессор в многопроцессорной системе, датчики информации

или исполнительные устройства) и считаны из  чеек блока 4 периферийным устройством . Адреса  чеек определ ютс  блоком 6.

Блок 5 получает по системной магистрали 2, а блок 6 по внешней магистрали 4 признак того, что поступающа  информаци   вл етс  управл ющим словом. Таким уведомлением может быть, например, тактова  последовательность, если передача слов управлени  и данных осуществл етс  в режиме разделени  времени, или передача признака управл ющего слова по специальной линии или группе линий.

Согласно схеме на фиг. 2 в начале цикла всегда производитс  запись управл ющего слова, затем в этом же цикле может производитьс  одно из двух действий: запись или считывание слова данных. Блоки 5 и 6 полностью идентичны применительно к внешней магистрали 3.

Основна  тактова  последовательность, поступающа  на вход 20, имеет форму, показанную на диаграмме 16 (фиг. 3). Показано два цикла: запись и считывание, состо щих из двух тактовых периодов. В первом периоде из системной магистрали 2 поступает управл ющее слово, содержащее адрес  чейки и информацию о режиме: запись или считывание. Адрес  чейки блока 4 по входам 13 записываетс  в регистр 8 адреса импульсом 15 (фиг. 3), формируемым одновибратором 9 по переднему фронту тактовой последовательности 16. Во втором периоде на выходе элемента И-НЕ 10 с помощью тактовой последовательности 16 и инверсного сигнала 15 со второго выхода одновибратора 9, формируетс  сигнал 17 разрешени  первого канала. Адрес  чейки по выходам 14 (диаграмма 14) поступает на адресные входы блока 4 первого канала и производит выбор адресуемой  чейки . Во втором периоде цикла записи из системной магистрали 2 на информационные входы-выходы первого канала блока 4 поступает слово данных, а на вход 18 элемента НЕ 11 - сигнал записи, который с выхода 19 (диаграмма 19) поступает на вход записи первого канала и слово данных записываетс  в выбранную  чейку блока 4. Во втором периоде цикла считывани  на вход 20 элемента НЕ 12 из системной магистрали 2 поступает сигнал считывани , который с выхода 21 (диаграмма 21) поступает на вход разрешени  считывани  первого канала и с информационных входов-выходов первого канала блока 4 слово данных из выбранной  чейки выдаетс  в магистраль 2.

В результате считывание информации процессором 1 и периферийным устройством 7 может быть произведено из любой  чейки блока 4 в любой момент времени, в том числе и одновременно по обоим каналам.

Запись информации из процессора 1 и периферийного устройства 7 также может

быть произведена в любую  чейку блока 4, за исключением случа  одновременной записи в одну и ту же  чейку. Это может привести к записи ложной информации. Дл  исключени  этого случа  можно массив пам ти блока 4 дл  режима записи разделить на две части таким образом, чтобы запись информации из процессора 1 могла производитьс  в одну часть, а запись из внешнего устройства - в другую, или разделить во времени запись в одну и ту же  чейку.

Таким образом, устройство имеет возможность накоплени  и быстрой выборки данных, обеспечивает возможность автономной и асинхронной работы его с несколькими периферийными устройствами. В качестве двухадресной пам ти могут быть использованы , например, интегральные схемы типа К1802ИР1.

Применение предлагаемого устройства в два раза повышает быстродействие и сокращает аппаратные затраты на 60% поскольку отпадает необходимость в блоках св зи, коммутации, управлени , модификации адреса, выходной буферной пам ти.

Повышение быстродействи  в 2 раза достигаетс  в результате раздельного (независимого ) управлени  обменом данными между процессором и блоком оперативной пам ти и между блоком оперативной па-, м ти и внешним устройством.

13

S

Ify

с

16 .

/5

(риг. 2

9иг.З

Claims (1)

1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ЭЛЕКТРОННО-ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ С ПЕРИФЕРИЙНЫМИ УСТРОЙСТВАМИ, содержащее блок оперативной памяти и первый блок дешифрации адреса, причем группа входов первого блока дешифрации адреса подключена к адресной шине и шине служебных сигналов электронно-вычислительной машины, отличающееся тем, что, с целью сокращения аппаратурных затрат и повышения быстро- действия путем независимого использования блока оперативной памяти электронновычислительной машиной и периферийными устройствами, в него введен второй блок дешифрации адреса, а блок оперативной памяти выполнен двухканальным, при этом группа информационных входов-выходов первого канала блока оперативной памяти подключена к информационной шине электронно-вычислительной машины, группа информационных входов-выходов второго канала блока оперативной памяти подключена к информационной шине периферийных устройств, группа входов второго дешифратора адреса подключена к адресной шине и шине служебных сигналов периферийного устройства, группа выходов первого дешифратора адреса соединена с адресным входом и входом управления режимом первого канала блока оперативной памяти, группа выходов с второго дешифратора адреса соединена с адресным входом и входом управления режимом второго канала блока оперативной памяти.

   179351