JP3869066B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法 Download PDFInfo
- Publication number
- JP3869066B2 JP3869066B2 JP06330297A JP6330297A JP3869066B2 JP 3869066 B2 JP3869066 B2 JP 3869066B2 JP 06330297 A JP06330297 A JP 06330297A JP 6330297 A JP6330297 A JP 6330297A JP 3869066 B2 JP3869066 B2 JP 3869066B2
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- electric field
- impurity diffusion
- field relaxation
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の属する技術分野】
本発明は、シリコン基板上に形成された、メモリセルへの電荷の書き込み及び消去を電気的に行う、不揮発性半導体記憶装置及びその製造方法に関する。
【0002】
【従来の技術】
従来、約100Å程度の薄いトンネル酸化膜に高電圧を伝える高濃度不純物拡散層と、トンネル酸化膜から電荷が注入され、注入された電荷を保持するポリシリコン浮遊電位型ゲート構造と、を有する技術は、一般に電荷の保持特性が高いことから、従来よりEEPROM(Electricary ErasableProgramable Read Only Memory)の基本的な構造として知られている。
【0003】
【発明が解決しようとする課題】
しかしながら、従来のEEPROMメモリセル構造においては、トンネル酸化膜に高電圧を加えるN型高濃度不純物拡散層とP型低濃度シリコン基板との間で僅かに電流リークが生じやすく、本来ポリシリコンに流れる電流が減少し、書き込み特性が悪くなるという問題がある。さらに、電流リークが流れる際に発生する高エネルギーのホットホールがトンネル酸化膜に注入されてトラップされ、トンネル酸化膜の信頼性に影響を及ぼすという問題がある。
【0004】
これは、N型高濃度不純物拡散層(一般に砒素As)とこれと接する素子分離領域との境界部に電界の集中が起こりやすく、電流リークを起こしやすい構造に起因している。
【0005】
つまり、素子分離領域の下には、一般に、近接素子間の電流リークを防止する目的で中濃度P型不純物拡散層が存在し、素子分離領域とN型高濃度不純物拡散層との境界部で、中濃度P型不純物拡散層と高濃度N型不純物拡散層とが接するため、不純物濃度の高いP型不純物拡散層及びN型不純物拡散層が接すると、N型不純物拡散層に正の高電圧が加わった際に発生する電流リークを防止する空乏層の厚みが薄くなるため、素子と基板との間で電流リークを起こしてしまう。また、素子分離領域端部では、中濃度P型不純物拡散層及び高濃度N型不純物拡散層に薄いトンネル酸化膜が接し、トンネル酸化膜に加わる縦方向の電界が、PN空乏層に加えられるため、PN空乏層に加えられる電界が限界に達するとトンネル現象により、逆方向の電流リークを発生する(このリークを一般にBand to Band間リークという)。
【0006】
この電流リークを防止する方法として、例えば、中濃度P型不純物拡散層と高濃度N型不純物拡散層とから形成される空乏層とトンネル酸化膜とが接しないように、素子分離領域端部とトンネル酸化膜との間にトンネル酸化膜よりも厚い酸化膜を設ける方法等があるが、この方法では、素子領域の寸法が狭くなると、その中にトンネル酸化膜を合わせこむためには、高精度なマスクアライメント技術が必要となり、微細化が困難であるという問題がある。
【0007】
また、例えば、図7に示すように、シリコン基板にAs+ イオン等を注入し、高濃度のN型不純物拡散層53を形成する際に、高濃度のN型不純物拡散層53よりも深い領域に、リン等を注入して中濃度のN型不純物拡散層からなる電界緩和層54を形成して、空乏層とトンネル酸化膜52とが接しないような構造を形成する方法がある。しかしながら、この方法では、深さ方向には電界緩和層54を適切に形成することができるが、素子分離領域51と接する横方向には、高濃度のN型不純物拡散層53及び中濃度のN型不純物拡散層54が広がりにくいため各不純物拡散層の間隔が狭く、素子分離領域51端部付近に十分な電界緩和層54を形成することは困難である。また、中濃度P型不純物拡散層と高濃度N型不純物拡散層とから形成される空乏層とトンネル酸化膜とが接しないように、素子分離領域端部とトンネル酸化膜との間にこれら酸化膜の中間の厚さの酸化膜を設ける方法等がある。しかしながら、この方法では、素子領域の寸法が狭くなると、その中にトンネル酸化膜を合わせこむためには、高精度なマスクアライメント技術が必要となり、微細化が困難であるという問題がある。
【0008】
そこで、この発明は上記従来の未解決の問題に着目してなされたものであり、トンネル酸化膜と素子分離領域との境界部における電流リークの発生を回避することの可能な不揮発性半導体装置及びその製造方法を提供することを目的としている。
【0009】
【課題を解決するための手段】
上記目的を達成するために、本発明の請求項1に係る不揮発性半導体装置は、素子分離領域間に形成されたトンネル酸化膜の下に第1の導電型の第1不純物拡散層が形成され、さらに当該第1不純物拡散層の下にこれよりも低濃度の第1の導電型の不純物拡散層からなる第2の電界緩和層が形成され、且つ前記素子分離領域の下にチャネルストッパ用の第2の導電型の第2不純物拡散層が形成された構造を有する不揮発性半導体記憶装置において、前記第2の電界緩和層と前記第2不純物拡散層との間であって、且つ前記トンネル酸化膜と前記素子分離領域との境界部分からその素子分離領域の端部下側にわたる領域に、前記第1不純物拡散層よりも低濃度の第1の導電型の不純物拡散層からなる第1の電界緩和層を設け、前記第1不純物拡散層を前記第1の電界緩和層及び第2の電界緩和層で囲むようにしたことを特徴としている。
【0010】
この発明によれば、トンネル酸化膜の下に、第1の導電型の第1不純物拡散層が形成され、さらにこの第1不純物拡散層の下には、この第1不純物拡散層よりも低濃度の第1の導電型の不純物拡散層からなる第2の電界緩和層が形成される。また、素子分離領域の下には、チャネルストッパ用の第2の導電型の第2不純物拡散層が形成される。そして、トンネル酸化膜と素子分離領域との境界部分からその素子分離領域の端部下側にわたる領域には、前記第2の電界緩和層と同様に第1の導電型の不純物拡散層よりも低濃度の第1の導電型の不純物拡散層からなる第1の電界緩和層が形成される。
【0011】
この第1の電界緩和層は、第1の導電型の第1不純物拡散層よりも低濃度の不純物拡散層であり、この第1の電界緩和層は素子分離領域の下側にわたって形成されるから、第1の導電型の第1の電界緩和層と第2の導電型の第2不純物拡散層とが接合して形成される空乏層が十分広がることになり、素子と基板との間の電流リークが回避され、第1不純物拡散層はその周囲を第1の電界緩和層及び第2の電界緩和層により囲まれることになるから、電流リークが発生することをより確実に回避することができる。
【0012】
また、本発明の請求項2に係る不揮発性半導体記憶装置の製造方法は、素子分離領域間に形成されたトンネル酸化膜の下に第1の導電型の第1不純物拡散層が形成され、さらに当該第1不純物拡散層の下にこれよりも低濃度の第1の導電型の不純物拡散層からなる第2の電界緩和層が形成され、且つ前記素子分離領域の下にチャネルストッパ用の第2の導電型の第2不純物拡散層が形成された構造を有する不揮発性半導体記憶装置の製造方法であって、前記第2不純物拡散層を形成した後、前記素子分離領域の形成領域と前記トンネル酸化膜の形成領域との境界部分から前記素子分離領域側に入り込んだ所定幅の領域に前記第1不純物拡散層よりも低濃度の第1の導電型の不純物拡散層からなる第1の電界緩和層を形成する電界緩和層形成工程と、前記第1の電界緩和層を形成した後に前記素子分離領域を形成する工程と、前記素子分離領域を形成した後、当該素子分離領域をマスクにして、前記第1の電界緩和層が、前記第2の電界緩和層と前記第2不純物拡散層との間に位置するように、前記第2の電界緩和層を形成して、前記第1不純物拡散層を前記第1の電界緩和層及び第2の電界緩和層で囲む工程と、を備えることを特徴としている。
【0013】
この発明によれば、トンネル酸化膜の下に、第1の導電型の第1不純物拡散層が形成され、さらに、この下には第1不純物拡散層よりも低濃度の第1の導電型の不純物拡散層からなる第2の電界緩和層が形成される。また、素子分離領域の下にはチャネルストッパ用の第2の導電型の第2不純物拡散層が形成される。このとき、チャネルストッパ用の第2不純物拡散層を形成した後、素子分離領域の形成領域とトンネル酸化膜の形成領域との境界部分から素子分離領域側に入り込んだ所定幅の領域に、前記第2の電界緩和層と同様の第1の導電型の第1不純物拡散層よりも低濃度の第1の導電型の不純物拡散層からなる第1の電界緩和層が形成される。そして、この第1の電界緩和層を形成する電界緩和層形成工程の後に、素子分離領域が形成され、この工程後に、素子分離領域をマスクにして、第2の電界緩和層が形成され、この第2の電界緩和層は、前記第1の電界緩和層が、第2の電界緩和層と第2不純物拡散層との間に位置するように形成され、第1不純物拡散層が第1の電界緩和層と第2の電界緩和層とで囲まれる。
【0014】
よって、第1の電界緩和層を、第2不純物拡散層との接合部に形成される空乏層が電流リークの発生を回避することの可能な十分な厚さとなるように形成すれば、素子と基板との間で電流リークが発生することが回避され、より確実に電流リークが発生することを回避することができる。
【0015】
【発明の実施の形態】
以下、本発明の実施の形態を実施例を伴って説明する。
まず、図1(a)に示すように、P型のシリコン基板1上に500Åの熱酸化膜2を形成し、次に、窒化シリコン膜3をCVD法により堆積し、素子領域4をパターン形成した。続いて、素子間の電流リーク防止のために、P型不純物B+ を35keV,4.25E13で、素子分離用領域5にイオン注入し、P型不純物拡散層(第2の導電型の不純物拡散層)6を形成した。前記窒化シリコン膜3で覆われた素子領域4がEEPROMのメモリセル形成領域に相当する。
【0016】
次いで、フォトレジストにより、素子分離用領域5の端部7が開口するようにパターン形成し、この端部7に、N型不純物P+ を100keV,5E12でイオン注入し、N型不純物拡散層からなる第1の電界緩和層8を形成した(電界緩和層形成工程)(図1(b))。
【0017】
なお、リンP+ が打ち込まれる開口部の大きさは0.2〜0.5μm/片側である。この値は、後述の、素子分離領域9が形成されたときに、素子分離領域9とトンネル酸化膜15との境界部分から素子分離領域9の端部下側にわたって第1の電界緩和層8が形成されて、この第1の電界緩和層8とN型高濃度不純物拡散層11との接合部に形成される空乏層により、電流リークの発生を十分回避することが可能な大きさであり、実験等により求められる値である。
【0018】
次いで、フォトレジストを除去した後、950℃で10時間熱酸化を行い、厚さ7500Åの素子分離領域9を形成した(図1(c))。
次いで、熱リン酸により、窒化シリコン膜3を完全に除去した後、マスクを形成し素子領域4に低濃度N型不純物P+ を、100keV,5E12でイオン注入し、その後、1000℃で1時間、熱拡散を行い、N型不純物拡散層からなる第2の電界緩和層10を形成した(図1(d))。
【0019】
次いで、同一マスクで、素子領域4に高濃度N型不純物As+ を80keV,5E14でイオン注入し、N型高濃度不純物拡散層(第1の導電型の不純物拡散層)11を形成した(図2(a))。
【0020】
次いで、10;1HF溶液により、素子分離領域9間の500Åの熱酸化膜を除去し、再度熱酸化により、400Åのゲート酸化膜12を形成した(図2(b))。
【0021】
次いで、トンネル酸化膜形成用領域13をフォトレジスト14によりパターン形成し、10;1バッファードHF溶液により、ゲート酸化膜12を除去し、フォトレジスト14を除去した後、100Åのトンネル酸化膜15を形成した(図2(c))。
【0022】
次いで、第1ポリシリコン膜をCVDにより3700Åの厚さに形成し、これにPOCl3 でN型ドーピングを行った後、メモリセルの大きさにパターン形成した。これが、トンネル酸化膜15を介して注入された電荷を保持するポリシリコン浮遊電位型ゲート17となる(図3(a))。
【0023】
次いで、ポリシリコン酸化を行ってポリシリコン酸化膜18を形成した。これにより、シリコン浮遊電位型ゲート17は、完全に絶縁膜で覆われた浮遊電位電極となった(図3(b))。
【0024】
次いで、第2ポリシリコン膜をCVDにより4500Åの厚さに形成し、これにPOCl3 でN型ドーピングを行った後パターン形成し、ポリシリコン酸化膜18との容量結合によって、ポリシリコン浮遊電位型ゲート17の電位を制御するゲート電極19を形成した(図3(c))。
【0025】
図4は、本発明を適用したEEPROMの一例を示す平面図であり、図3(c)は、A−A断面図を表す。図4に示すように、トンネル酸化膜15の下側に電界緩和層8及び10が形成されている。
【0026】
以上の方法で、メモリセルを形成したところ、高濃度のN型不純物拡散層11の周囲を低濃度のN型電界緩和層8及び10で完全に囲むことができ、特に、N型電界緩和層8は、トンネル酸化膜15と素子分離領域9との境界から素子分離領域9の端部下側にわたって形成される。よって、N型高濃度不純物拡散層11に20V程度の高電圧が加わった場合でも、P型不純物拡散層6と、このP型不純物拡散層6との境界に位置するN型低濃度層からなる電界緩和層8とが接合して形成される空乏層は十分広がっているから、電界緩和効果によって、メモリセルと基板間の電流リークの発生を防止することができる。
【0027】
また、N型電界緩和層10とN型高濃度不純物拡散層11とが接合して形成される空乏層により、N型高濃度不純物拡散層と基板との間の電流リークの発生をも防止することができる。よって、メモリセルのポリシリコン浮遊ゲートへの電荷の書き込み特性を向上させることができ、また、トンネル酸化膜へのホットホールのトラップを低減することができ、トンネル酸化膜の信頼性を向上させることができる。
【0028】
上記のメモリセルを用いて書き込み時のしきい値電圧(VthWRT )と、消去時のしきい値電圧(VthERS )との変動を、ストレスの印加回数に応じて調べたものが、図5である。図6に示す従来のメモリセルのしきい値電圧の変動に比較して、書き込み時及び消去時共に、しきい値電圧VthWRT ,VthERS の変動が少ないことが分かる。
【0029】
【発明の効果】
以上説明したように、本発明の請求項1に係る不揮発性半導体装置によれば、トンネル酸化膜の下に形成された第1不純物拡散層の下にこれよりも低濃度の第1の導電型の不純物拡散層からなる第2の電界緩和層を形成すると共に、トンネル酸化膜と素子分離領域との境界部分から前記素子分離領域の端部下側にわたる領域に、第1不純物拡散層よりも低濃度の第1の導電型の不純物拡散層からなる第1の電界緩和層を設けたから、素子分離領域の下に形成された第2の導電型の第2不純物拡散層と、第1の導電型の第1の電界緩和層との接合部に十分な厚さの空乏層が形成されることになり、電流リークの発生をより確実に回避することができる。
【0030】
また、本発明の請求項2に係る不揮発性半導体記憶装置の製造方法によれば、第2不純物拡散層を形成した後、素子分離領域の形成領域とトンネル酸化膜の形成領域との境界部分から素子分離領域側に入り込んだ所定幅の領域に、第1不純物拡散層よりも低濃度の第1の導電型の不純物拡散層からなる第1の電界緩和層を形成し、その後素子分離領域を形成し、さらに、この素子分離領域をマスクにして、第1の電界緩和層が、第2の電界緩和層と第2不純物拡散層との間に位置するように第2の電界緩和層を形成するようにしたから、第1の電界緩和層を、十分な厚さの空乏層を得ることができるように形成すれば、第1の導電型の第1不純物拡散層と第2の導電型の第2不純物拡散層との間には空乏層が十分広がっているから、第1不純物拡散層に高電界が加えられた場合でも、電流リークが発生することをより確実に回避することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態における不揮発性半導体記憶装置の製造工程の一部を示す部分断面図である。
【図2】本発明の実施の形態における不揮発性半導体記憶装置の製造工程の一部を示す部分断面図である。
【図3】本発明の実施の形態における不揮発性半導体記憶装置の製造工程の一部を示す部分断面図である。
【図4】本発明を適用した不揮発性半導体記憶装置の一例を示す平面図である。
【図5】本発明を適用した不揮発性半導体記憶装置の書き込み及び消去時のしきい値電圧の、ストレスの印加回数に対する変動を表したものである。
【図6】従来の不揮発性半導体記憶装置の書き込み及び消去時のしきい値電圧の、ストレスの印加回数に対する変動を表したものである。
【図7】従来の不揮発性半導体記憶装置の一例である。
【符号の説明】
1 P型シリコン基板
4 素子領域
6 P型不純物拡散層
8 第1の電界緩和層
9 素子分離領域
10 第2の電界緩和層
11 N型高濃度不純物拡散層
15 トンネル酸化膜
16 第1ポリシリコン膜
17 ポリシリコン浮遊電位型ゲート
18 ポリシリコン酸化膜
18 第2ポリシリコン膜
19 ゲート電極
Claims (2)
- 素子分離領域間に形成されたトンネル酸化膜の下に第1の導電型の第1不純物拡散層が形成され、さらに当該第1不純物拡散層の下にこれよりも低濃度の第1の導電型の不純物拡散層からなる第2の電界緩和層が形成され、且つ前記素子分離領域の下にチャネルストッパ用の第2の導電型の第2不純物拡散層が形成された構造を有する不揮発性半導体記憶装置において、
前記第2の電界緩和層と前記第2不純物拡散層との間であって、且つ前記トンネル酸化膜と前記素子分離領域との境界部分からその素子分離領域の端部下側にわたる領域に、前記第1不純物拡散層よりも低濃度の第1の導電型の不純物拡散層からなる第1の電界緩和層を設け、前記第1不純物拡散層を前記第1の電界緩和層及び第2の電界緩和層で囲むようにしたことを特徴とする不揮発性半導体記憶装置。 - 素子分離領域間に形成されたトンネル酸化膜の下に第1の導電型の第1不純物拡散層が形成され、さらに当該第1不純物拡散層の下にこれよりも低濃度の第1の導電型の不純物拡散層からなる第2の電界緩和層が形成され、且つ前記素子分離領域の下にチャネルストッパ用の第2の導電型の第2不純物拡散層が形成された構造を有する不揮発性半導体記憶装置の製造方法であって、
前記第2不純物拡散層を形成した後、前記素子分離領域の形成領域と前記トンネル酸化膜の形成領域との境界部分から前記素子分離領域側に入り込んだ所定幅の領域に前記第1不純物拡散層よりも低濃度の第1の導電型の不純物拡散層からなる第1の電界緩和層を形成する電界緩和層形成工程と、
前記第1の電界緩和層を形成した後に前記素子分離領域を形成する工程と、
前記素子分離領域を形成した後、当該素子分離領域をマスクにして、前記第1の電界緩和層が、前記第2の電界緩和層と前記第2不純物拡散層との間に位置するように、前記第2の電界緩和層を形成して、前記第1不純物拡散層を前記第1の電界緩和層及び第2の電界緩和層で囲む工程と、を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06330297A JP3869066B2 (ja) | 1997-03-17 | 1997-03-17 | 不揮発性半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06330297A JP3869066B2 (ja) | 1997-03-17 | 1997-03-17 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10261724A JPH10261724A (ja) | 1998-09-29 |
JP3869066B2 true JP3869066B2 (ja) | 2007-01-17 |
Family
ID=13225384
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP06330297A Expired - Fee Related JP3869066B2 (ja) | 1997-03-17 | 1997-03-17 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3869066B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4556557B2 (ja) * | 2004-08-25 | 2010-10-06 | パナソニック電工株式会社 | カーボンナノチューブの製造方法 |
JP5139712B2 (ja) * | 2007-04-19 | 2013-02-06 | ローム株式会社 | Flotox型eepromおよびその製造方法 |
-
1997
- 1997-03-17 JP JP06330297A patent/JP3869066B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH10261724A (ja) | 1998-09-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4822750A (en) | MOS floating gate memory cell containing tunneling diffusion region in contact with drain and extending under edges of field oxide | |
US4701776A (en) | MOS floating gate memory cell and process for fabricating same | |
KR100235274B1 (ko) | 반도체 기억장치와 그 제조방법 | |
KR100316089B1 (ko) | 폴리터널스페이서를갖는완전특징고밀도"전기적으로소거가능하고프로그램가능한판독전용메모리(eeprom)"셀을제조하는방법 | |
JP4225728B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
JPS61294870A (ja) | 不揮発性半導体記憶装置 | |
JP2675572B2 (ja) | 半導体集積回路の製造方法 | |
US6313498B1 (en) | Flash memory cell with thin floating gate with rounded side wall, and fabrication process | |
EP0160003B1 (en) | Mos floating gate memory cell and process for fabricating same | |
KR100350819B1 (ko) | 전계효과장치 | |
JPH11330280A (ja) | チャネル消去/書込によるフラッシュメモリ―セル構造の製造方法およびその操作方法 | |
KR0147449B1 (ko) | 불휘발성 반도체기억장치 | |
US5641696A (en) | Method of forming diffusion layer and method of manufacturing nonvolatile semiconductor memory device | |
US20020011625A1 (en) | Scalable tunnel oxide window with no isolation edges | |
US6075267A (en) | Split-gate non-volatile semiconductor memory device | |
JP3869066B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
KR100361391B1 (ko) | 비휘발성 반도체 디바이스 및 그 제조 방법 | |
JPS6255710B2 (ja) | ||
JPH0587030B2 (ja) | ||
JP2643860B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
JPH0147905B2 (ja) | ||
JP2001148430A (ja) | 不揮発性半導体記憶装置 | |
JP2595058B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
JP3691285B2 (ja) | 不揮発性半導体記憶装置 | |
KR960013510B1 (ko) | 플레쉬 메모리 및 그 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050628 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050824 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060711 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060828 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060926 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061012 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091020 Year of fee payment: 3 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091020 Year of fee payment: 3 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091020 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091020 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101020 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101020 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111020 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111020 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121020 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121020 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131020 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |