JPH0722187B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0722187B2 JPH0722187B2 JP20700185A JP20700185A JPH0722187B2 JP H0722187 B2 JPH0722187 B2 JP H0722187B2 JP 20700185 A JP20700185 A JP 20700185A JP 20700185 A JP20700185 A JP 20700185A JP H0722187 B2 JPH0722187 B2 JP H0722187B2
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、半導体装置の製造方法に関し、特に浮遊ゲー
トと制御ゲートとを備え情報の再書換え可能な読み出し
専用半導体メモリ（EPROM:Erasable Programmable Read
Only Memory）のメモリセルとMOSトランジスタが共存
された半導体装置の製造方法に係わる。
トと制御ゲートとを備え情報の再書換え可能な読み出し
専用半導体メモリ（EPROM:Erasable Programmable Read
Only Memory）のメモリセルとMOSトランジスタが共存
された半導体装置の製造方法に係わる。
EPROMに使用されるメモリセルとしては、従来、第10図
の断面図に示すような構成のものが知られている。図中
の１はｐ型のシリコン単結晶基板、２はフィールド絶縁
膜、３、４は前記基板１の表面領域に互いに分離して設
けられるn+型のソース，ドレイン領域、５はゲート絶縁
膜、６は前記ゲート絶縁膜５上に設けられる浮遊ゲート
電極、７はこの浮遊ゲート電極６上に設けられる絶縁
膜、８はこの絶縁膜７上にさらに設けられる制御ゲート
電極、９はソース電極、10はドレイン電極、11は絶縁膜
である。
の断面図に示すような構成のものが知られている。図中
の１はｐ型のシリコン単結晶基板、２はフィールド絶縁
膜、３、４は前記基板１の表面領域に互いに分離して設
けられるn+型のソース，ドレイン領域、５はゲート絶縁
膜、６は前記ゲート絶縁膜５上に設けられる浮遊ゲート
電極、７はこの浮遊ゲート電極６上に設けられる絶縁
膜、８はこの絶縁膜７上にさらに設けられる制御ゲート
電極、９はソース電極、10はドレイン電極、11は絶縁膜
である。
このような構成のメモリセルにおいて、ドレイン電極10
及び制御ゲート電極８に共に高電圧たとえば＋20V以上
を印加することによりソース領域３からドレイン領域４
に向かって流れるエレクトロンにより、ドレイン領域４
の近傍でインパクトアイオニゼーション（アバランシ
ェ）現象を起こさせる。この時に発生するエレクトロ
ン，ホール対のうちの一部にエレクトロンがゲート絶縁
膜５を通して浮遊ゲート電極６に注入されてトラップさ
れる。この操作を情報の書込みと称し、情報が書込まれ
た状態では浮遊ゲート電極６にエレクトロンがトラップ
されているため、閾値電圧VTHは高い状態になり、読み
出し電圧を制御ゲート電極３に印加してもこのメモリセ
ルはオンしない。また、情報が書込まれていない状態、
即ち浮遊ゲート電極６にエレクトロンがトラップされて
いない状態では閾値電圧VTHは低いままであり、この時
には容易にオンする。こうしたメモリセルでは、情報の
書込まれた状態と書込まれていない状態とを区別するこ
とができる。また、一度書込まれた情報は、紫外線を照
射することによって消去することができ、情報消去後は
情報の再書込みが可能である。
及び制御ゲート電極８に共に高電圧たとえば＋20V以上
を印加することによりソース領域３からドレイン領域４
に向かって流れるエレクトロンにより、ドレイン領域４
の近傍でインパクトアイオニゼーション（アバランシ
ェ）現象を起こさせる。この時に発生するエレクトロ
ン，ホール対のうちの一部にエレクトロンがゲート絶縁
膜５を通して浮遊ゲート電極６に注入されてトラップさ
れる。この操作を情報の書込みと称し、情報が書込まれ
た状態では浮遊ゲート電極６にエレクトロンがトラップ
されているため、閾値電圧VTHは高い状態になり、読み
出し電圧を制御ゲート電極３に印加してもこのメモリセ
ルはオンしない。また、情報が書込まれていない状態、
即ち浮遊ゲート電極６にエレクトロンがトラップされて
いない状態では閾値電圧VTHは低いままであり、この時
には容易にオンする。こうしたメモリセルでは、情報の
書込まれた状態と書込まれていない状態とを区別するこ
とができる。また、一度書込まれた情報は、紫外線を照
射することによって消去することができ、情報消去後は
情報の再書込みが可能である。
ところで、現在の半導体装置の分野では素子の微細加工
技術には目覚ましいものがあり、特にスイッチングスピ
ードの改善の観点から、チャンネル長の縮小化が推し進
められている。このような傾向は、EPROMの分野でも例
外ではなく、各メモリセルのチャンネル長は益々縮小化
される反面、特性の点で問題が発生している。即ち、チ
ャンネル長が減少するにつれ、ソース，ドレイン間に印
加される電圧（電位差）によりチャンネル領域内に生じ
る電界が強くなる。このため、EPROMの読み出しに用い
られるような比較的低い電圧（＋5V程度）のドレイン電
圧及びゲート電圧を印加した場合でも、ソース領域から
ドレイン領域に向って流れるエレクトロンは充分加速さ
れ、ドレイン領域近傍のチャンネル領域で前述したよう
なインパクトアイオニゼーションを起こし得るエネルギ
ーを持つようになる。従って、高集積化されてチャンネ
ル長の短くなったEPROMでは、情報の読み出しを行なっ
ている際に、本来、情報が書込まれていないメモリセル
の浮遊ゲート電極にもエレクトロンがトラップされて、
遂には情報が書込まれた時と同様の状態になってしまう
結果が発生する。このような現象を通常、情報の誤書込
みと称し、第10図に示す構成のメモリセルを高集積化し
た場合、誤書込みの発生は電源電圧を低下しない限り防
止できない。しかしながら、電源電圧を低下させると、
メモリセルからの情報読み出しスピードが低下してしま
う。
技術には目覚ましいものがあり、特にスイッチングスピ
ードの改善の観点から、チャンネル長の縮小化が推し進
められている。このような傾向は、EPROMの分野でも例
外ではなく、各メモリセルのチャンネル長は益々縮小化
される反面、特性の点で問題が発生している。即ち、チ
ャンネル長が減少するにつれ、ソース，ドレイン間に印
加される電圧（電位差）によりチャンネル領域内に生じ
る電界が強くなる。このため、EPROMの読み出しに用い
られるような比較的低い電圧（＋5V程度）のドレイン電
圧及びゲート電圧を印加した場合でも、ソース領域から
ドレイン領域に向って流れるエレクトロンは充分加速さ
れ、ドレイン領域近傍のチャンネル領域で前述したよう
なインパクトアイオニゼーションを起こし得るエネルギ
ーを持つようになる。従って、高集積化されてチャンネ
ル長の短くなったEPROMでは、情報の読み出しを行なっ
ている際に、本来、情報が書込まれていないメモリセル
の浮遊ゲート電極にもエレクトロンがトラップされて、
遂には情報が書込まれた時と同様の状態になってしまう
結果が発生する。このような現象を通常、情報の誤書込
みと称し、第10図に示す構成のメモリセルを高集積化し
た場合、誤書込みの発生は電源電圧を低下しない限り防
止できない。しかしながら、電源電圧を低下させると、
メモリセルからの情報読み出しスピードが低下してしま
う。
本発明は、スイッチング速度が速く、かつ情報の誤書込
みが生じ難く、しかも情報書込み時に印加すべき書込み
電圧の値の低減化を図ることができるEPROMセルと、チ
ャンネル長の減少による閾値電圧の変動や信頼性を改善
したMOSトランジスタとを備えた半導体装置の製造方法
を提供しようとするものである。
みが生じ難く、しかも情報書込み時に印加すべき書込み
電圧の値の低減化を図ることができるEPROMセルと、チ
ャンネル長の減少による閾値電圧の変動や信頼性を改善
したMOSトランジスタとを備えた半導体装置の製造方法
を提供しようとするものである。
本発明に係わる半導体装置は、 第一導電型の半導体基体の表面の一部に、制御ゲート電
極を薄い絶縁膜を介し形成する工程と、 前記制御ゲート電極の周囲に絶縁膜を形成する工程と、 全面に導電性物質膜を被覆する工程と、 前記導電性物質膜を異方性エッチング法によりエッチン
グして前記制御ゲート電極の両側面に対応する前記絶縁
膜に接して導電性物質膜を残存させる工程と、 前記制御ゲート電極および前記残存導電性物質膜をマス
クとして比較的高濃度の第二導電型を与える不純物を前
記半導体基体の表面にドーピングする工程と、 前記制御ゲート電極の両側面に残存する導電性物質膜の
一方を残して他方をエッチング除去することにより前記
残存した導電性物質膜からなる浮遊ゲート電極を形成す
る工程と、 比較的低濃度の第二導電型を与える不純物を前記半導体
基体の表面にドーピングする工程と を具備したことを特徴とするものである。かかる本発明
によれば、既述の如くスイッチング速度が速く、かつ情
報の誤書込みが生じ難く、しかも情報書込み時に印加す
べき書込み電圧の値の低減化を図ることができるEPROM
セルと、チャンネル長の減少による閾値電圧の変動や信
頼性を改善したMOSトランジスタとを備えた半導体装置
を得ることができる。
極を薄い絶縁膜を介し形成する工程と、 前記制御ゲート電極の周囲に絶縁膜を形成する工程と、 全面に導電性物質膜を被覆する工程と、 前記導電性物質膜を異方性エッチング法によりエッチン
グして前記制御ゲート電極の両側面に対応する前記絶縁
膜に接して導電性物質膜を残存させる工程と、 前記制御ゲート電極および前記残存導電性物質膜をマス
クとして比較的高濃度の第二導電型を与える不純物を前
記半導体基体の表面にドーピングする工程と、 前記制御ゲート電極の両側面に残存する導電性物質膜の
一方を残して他方をエッチング除去することにより前記
残存した導電性物質膜からなる浮遊ゲート電極を形成す
る工程と、 比較的低濃度の第二導電型を与える不純物を前記半導体
基体の表面にドーピングする工程と を具備したことを特徴とするものである。かかる本発明
によれば、既述の如くスイッチング速度が速く、かつ情
報の誤書込みが生じ難く、しかも情報書込み時に印加す
べき書込み電圧の値の低減化を図ることができるEPROM
セルと、チャンネル長の減少による閾値電圧の変動や信
頼性を改善したMOSトランジスタとを備えた半導体装置
を得ることができる。
以下、本発明の実施例を第１図〜第８図及び第９図に示
す製造工程を参照して詳細に説明する。なお、第１図
（ａ）〜第８図（ａ）はEPROMのメモリセル部の断面
図、第１図（ｂ）〜第８図（ｂ）はMOSトランジスタ部
を示す断面図である。
す製造工程を参照して詳細に説明する。なお、第１図
（ａ）〜第８図（ａ）はEPROMのメモリセル部の断面
図、第１図（ｂ）〜第８図（ｂ）はMOSトランジスタ部
を示す断面図である。
まず、ｐ型シリコン基板101を選択酸化して該基板101の
表面を島状に分離するためのフィールド酸化膜102を形
成した後、900〜1000℃の酸化雰囲気中で熱酸化して島
状の基板101表面に厚さ250Å程度の酸化膜103を形成し
た。つづいて、全面にLPCVD法により厚さ3000Åのｎ型
又はｐ型不純物をドープした多結晶シリコン膜を堆積
し、これをパターニングして多結晶シリコンからなる制
御ゲート電極104a、ゲート電極104bを形成した（第１図
図示）。
表面を島状に分離するためのフィールド酸化膜102を形
成した後、900〜1000℃の酸化雰囲気中で熱酸化して島
状の基板101表面に厚さ250Å程度の酸化膜103を形成し
た。つづいて、全面にLPCVD法により厚さ3000Åのｎ型
又はｐ型不純物をドープした多結晶シリコン膜を堆積
し、これをパターニングして多結晶シリコンからなる制
御ゲート電極104a、ゲート電極104bを形成した（第１図
図示）。
次いで、900〜1000℃の酸化雰囲気中で熱酸化し多結晶
シリコンからなる制御ゲート電極104a、ゲート電極104b
の周囲に厚さ500Åの酸化膜105を成長させた後、再び全
面にLPCVD法により厚さ3500Åのｎ型又はｐ型不純物を
ドープした多結晶シリコン膜106を堆積させた（第２図
図示）。つづいて、異方性エッチング法、例えばリアク
ティブイオンエッチング法（RIE法）を用いて多結晶シ
リコン膜106をその膜厚分エッチング除去した。この
時、制御ゲート電極104a、ゲート電極104bの周囲は実効
的に高さ方向の膜厚が厚いため、その周囲に多結晶シリ
コン106′が残存した（第３図図示）。
シリコンからなる制御ゲート電極104a、ゲート電極104b
の周囲に厚さ500Åの酸化膜105を成長させた後、再び全
面にLPCVD法により厚さ3500Åのｎ型又はｐ型不純物を
ドープした多結晶シリコン膜106を堆積させた（第２図
図示）。つづいて、異方性エッチング法、例えばリアク
ティブイオンエッチング法（RIE法）を用いて多結晶シ
リコン膜106をその膜厚分エッチング除去した。この
時、制御ゲート電極104a、ゲート電極104bの周囲は実効
的に高さ方向の膜厚が厚いため、その周囲に多結晶シリ
コン106′が残存した（第３図図示）。
次いで、フィールド酸化膜102、制御ゲート電極104a、
ゲート電極104b及び残存多結晶シリコン106′をマスク
としてｎ型不純物、例えば砒素を打込みエネルギー50ke
V、ドーズ量１×1015cm-2の条件でｐ型シリコン基板101
表面にイオン注入した（第４図図示）。つづいて、写真
蝕刻法により形成したフォトレジストパターン107をマ
スクとして残存多結晶シリコン106′を選択的にエッチ
ング除去し、制御ゲート電極104aの片側で、かつ素子部
周辺にのみ位置する浮遊ゲート電極108を形成した（第
５図図示）。
ゲート電極104b及び残存多結晶シリコン106′をマスク
としてｎ型不純物、例えば砒素を打込みエネルギー50ke
V、ドーズ量１×1015cm-2の条件でｐ型シリコン基板101
表面にイオン注入した（第４図図示）。つづいて、写真
蝕刻法により形成したフォトレジストパターン107をマ
スクとして残存多結晶シリコン106′を選択的にエッチ
ング除去し、制御ゲート電極104aの片側で、かつ素子部
周辺にのみ位置する浮遊ゲート電極108を形成した（第
５図図示）。
次いで、フォトレジストパターン107を除去した後、フ
ィールド酸化膜102、制御ゲート電極104a、ゲー電極104
b及び浮遊ゲート電極108をマスクとしてｎ型不純物、例
えばリンを打込みエネルギー60keV、ドーズ量１×1012c
m-2の条件でシリコン基板101表面にイオン注入した（第
６図図示）。つづいて、900〜1000℃の酸化雰囲気中で
熱酸化し、浮遊ゲート電極108の周囲に厚さ500Åの酸化
膜109を成長させた。この時、第４図及び第６図の工程
イオン注入された砒素及びリンを活性化され、ｐ型シリ
コン基板101表面にｎ型不純物拡散層110〜113が形成さ
れた。ここで、第４図及び第６図の工程により砒素がイ
オン注入された部分は、その打込みドーズ量が多量であ
るため、高濃度拡散層110、1111、1121、1131が形成さ
れ、リンのみがイオン注入された部分は、その打込みド
ーズ量が比較的少量であるため、低濃度拡散層1112、11
22、1132が形成された（第７図図示）。つづいて、全面
にCVD法によりSiO2膜114を堆積し、コンタクトホール11
5を開孔した後、Al膜の蒸着、パターニングを行ってAl
電極116〜119を形成し、EPROMのメモリセル及びMOSトラ
ンジスタを製造した（第８図及び第９図図示）。なお、
第９図は第８図の平面図である。
ィールド酸化膜102、制御ゲート電極104a、ゲー電極104
b及び浮遊ゲート電極108をマスクとしてｎ型不純物、例
えばリンを打込みエネルギー60keV、ドーズ量１×1012c
m-2の条件でシリコン基板101表面にイオン注入した（第
６図図示）。つづいて、900〜1000℃の酸化雰囲気中で
熱酸化し、浮遊ゲート電極108の周囲に厚さ500Åの酸化
膜109を成長させた。この時、第４図及び第６図の工程
イオン注入された砒素及びリンを活性化され、ｐ型シリ
コン基板101表面にｎ型不純物拡散層110〜113が形成さ
れた。ここで、第４図及び第６図の工程により砒素がイ
オン注入された部分は、その打込みドーズ量が多量であ
るため、高濃度拡散層110、1111、1121、1131が形成さ
れ、リンのみがイオン注入された部分は、その打込みド
ーズ量が比較的少量であるため、低濃度拡散層1112、11
22、1132が形成された（第７図図示）。つづいて、全面
にCVD法によりSiO2膜114を堆積し、コンタクトホール11
5を開孔した後、Al膜の蒸着、パターニングを行ってAl
電極116〜119を形成し、EPROMのメモリセル及びMOSトラ
ンジスタを製造した（第８図及び第９図図示）。なお、
第９図は第８図の平面図である。
しかして、本発明によれば第８図及び第９図に示すよう
にフィールド酸化膜102で分離されたｐ型シリコン基板1
01の島状領域表面にソース又はドレイン領域となるｎ型
拡散域110,111が互いに分離して設けられ、これらｎ型
拡散領域110、111の間の基板101領域（チャンネル領
域）上にゲート酸化膜103を介して制御ゲート電極104a,
浮遊ゲート電極108を設けると共に、これら制御ゲート
電極104aと浮遊ゲート電極108の間に酸化膜105を介在し
て互いに絶縁した構造のEPROMのメモリセルを備えた半
導体装置を得ることができる。
にフィールド酸化膜102で分離されたｐ型シリコン基板1
01の島状領域表面にソース又はドレイン領域となるｎ型
拡散域110,111が互いに分離して設けられ、これらｎ型
拡散領域110、111の間の基板101領域（チャンネル領
域）上にゲート酸化膜103を介して制御ゲート電極104a,
浮遊ゲート電極108を設けると共に、これら制御ゲート
電極104aと浮遊ゲート電極108の間に酸化膜105を介在し
て互いに絶縁した構造のEPROMのメモリセルを備えた半
導体装置を得ることができる。
このような構成のメモリセルにおいて、情報の書込みを
行う場合には一方のｎ型拡散領域110をドレイン領域、
他方のｎ型拡散領域111をソース領域として使用する。
即ち、電極116をドレイン電極、電極117をソース電極と
し、ドレイン電極116及び制御ゲート電極104aの両方に
高電圧を印加する。この時、チャンネル領域における電
位はソース領域、つまりｎ型拡散領域111の電位と等し
いか、もしくは極めて近い値の電位となるため、ソー
ス，ドレイン間の電界は集中的にドレイン領域、つまり
ｎ型拡散領域110近傍のチャンネル領域で強くなり、こ
の部分でインパクトアイオニゼーションによるホットキ
ャリア（エレクトロン，ホール対）の発生及び浮遊ゲー
ト電極108へのエレクトロンの注入が起こる。その結
果、情報の書込みが行なわれる。
行う場合には一方のｎ型拡散領域110をドレイン領域、
他方のｎ型拡散領域111をソース領域として使用する。
即ち、電極116をドレイン電極、電極117をソース電極と
し、ドレイン電極116及び制御ゲート電極104aの両方に
高電圧を印加する。この時、チャンネル領域における電
位はソース領域、つまりｎ型拡散領域111の電位と等し
いか、もしくは極めて近い値の電位となるため、ソー
ス，ドレイン間の電界は集中的にドレイン領域、つまり
ｎ型拡散領域110近傍のチャンネル領域で強くなり、こ
の部分でインパクトアイオニゼーションによるホットキ
ャリア（エレクトロン，ホール対）の発生及び浮遊ゲー
ト電極108へのエレクトロンの注入が起こる。その結
果、情報の書込みが行なわれる。
一方、情報の読み出しを行う場合には、情報書込み時と
は逆に一方のｎ型拡散領域110をソース領域、他方のｎ
型拡散領域111をドレイン領域として使用する。即ち、
電極116をソース電極、電極117をドレイン電極とし、ソ
ース，ドレイン間に適当な電位差（例えば5V）を印加し
た上で制御ゲート電極104aに適当な電圧（例えば＋5V）
を印加して情報の書込まれたセルと他のセルの特性の変
化、例えば閾値電圧VTHを調べることにより情報が読み
出される。この場合についても、ソース，ドレイン間の
電界は集中的にドレイン領域、つまりｎ型拡散領域111
近傍で強くなるため、この部分でホットキャリアの発生
が起こる場合がある。しかしながら、かかる場合にはホ
ットキャリアの発生する部分の近傍に浮遊ゲート電極が
存在しないため、発生したキャリアは浮遊ゲート電極10
8に注入されず、その結果情報の誤書込みを防止するこ
とができる。
は逆に一方のｎ型拡散領域110をソース領域、他方のｎ
型拡散領域111をドレイン領域として使用する。即ち、
電極116をソース電極、電極117をドレイン電極とし、ソ
ース，ドレイン間に適当な電位差（例えば5V）を印加し
た上で制御ゲート電極104aに適当な電圧（例えば＋5V）
を印加して情報の書込まれたセルと他のセルの特性の変
化、例えば閾値電圧VTHを調べることにより情報が読み
出される。この場合についても、ソース，ドレイン間の
電界は集中的にドレイン領域、つまりｎ型拡散領域111
近傍で強くなるため、この部分でホットキャリアの発生
が起こる場合がある。しかしながら、かかる場合にはホ
ットキャリアの発生する部分の近傍に浮遊ゲート電極が
存在しないため、発生したキャリアは浮遊ゲート電極10
8に注入されず、その結果情報の誤書込みを防止するこ
とができる。
EPROMのメモリセルは、上述したように情報読み出し時
に誤書込みの起こる恐れがないため、チャンネル長を充
分に短くすることができる。その結果、情報書込み時の
書込み効率が高められるので、情報書込み時に印加すべ
きドレイン電圧，制御ゲート電極の電圧等の書込み電圧
の値を従来よりも低減化することが可能となる。例え
ば、情報書込み時に印加する電圧と、情報読み出し時に
使用する電圧を共に5V程度とすることが可能となる。
に誤書込みの起こる恐れがないため、チャンネル長を充
分に短くすることができる。その結果、情報書込み時の
書込み効率が高められるので、情報書込み時に印加すべ
きドレイン電圧，制御ゲート電極の電圧等の書込み電圧
の値を従来よりも低減化することが可能となる。例え
ば、情報書込み時に印加する電圧と、情報読み出し時に
使用する電圧を共に5V程度とすることが可能となる。
また、第８図及び第９図に示すように同一チップ上にEP
ROMのメモリセルと浮遊ゲート電極108の存在しない通常
のMOSトランジスタを同時に製造できる。しかも、EPROM
のメモリセル（第８図（ａ）図示）においては、浮遊ゲ
ート電極108が存在ない側のｎ型拡散層111はチャンネル
領域近傍が低濃度拡散層11bとして形成されている。一
方、MOSトランジスタ（第８図（ｂ）図示）については
ソース、ドレイン領域となるｎ型拡散層112及び113のチ
ャンネル領域近傍が低濃度拡散層112b、113bとして形成
されている。こうした構成にすることによって、チャン
ネル長の減少による閾値電圧の変動や信頼性を改善でき
る。
ROMのメモリセルと浮遊ゲート電極108の存在しない通常
のMOSトランジスタを同時に製造できる。しかも、EPROM
のメモリセル（第８図（ａ）図示）においては、浮遊ゲ
ート電極108が存在ない側のｎ型拡散層111はチャンネル
領域近傍が低濃度拡散層11bとして形成されている。一
方、MOSトランジスタ（第８図（ｂ）図示）については
ソース、ドレイン領域となるｎ型拡散層112及び113のチ
ャンネル領域近傍が低濃度拡散層112b、113bとして形成
されている。こうした構成にすることによって、チャン
ネル長の減少による閾値電圧の変動や信頼性を改善でき
る。
即ち、チャンネル長が減少するに伴ってチャンネル領域
の閾値電圧が浅くなる。いわゆるショートチャンネル効
果が生じる。
の閾値電圧が浅くなる。いわゆるショートチャンネル効
果が生じる。
また、チャンネル長が減少するに伴って、ソース、ドレ
イン間に印加される電圧によりチャンネル領域に生じる
電界が強くなり、その結果チャンネル電流によりインパ
クトアイオニゼーションの起こる確率が大となる。イン
パクトアイオニゼーションにより発生したエレクトロン
又はホールの一部は、半導体基板とゲート絶縁膜の間り
エネルギー障壁を越えてゲート絶縁膜中に飛込み、ゲー
ト電極に流れ出してゲート電流を生じるが、その一部は
ゲート絶縁膜にトラップされて留まり、トランジスタの
閾値電圧を変動させ、或いはチャンネルコンダクタンス
を変化させる等、トランジスタの動作特性を変化させ、
デバイスの信頼性を損う大きな原因となる。
イン間に印加される電圧によりチャンネル領域に生じる
電界が強くなり、その結果チャンネル電流によりインパ
クトアイオニゼーションの起こる確率が大となる。イン
パクトアイオニゼーションにより発生したエレクトロン
又はホールの一部は、半導体基板とゲート絶縁膜の間り
エネルギー障壁を越えてゲート絶縁膜中に飛込み、ゲー
ト電極に流れ出してゲート電流を生じるが、その一部は
ゲート絶縁膜にトラップされて留まり、トランジスタの
閾値電圧を変動させ、或いはチャンネルコンダクタンス
を変化させる等、トランジスタの動作特性を変化させ、
デバイスの信頼性を損う大きな原因となる。
本発明の半導体装置は、既述の如くチャンネル領域に接
する部分のソース、ドレイン領域に低濃度の拡散層111
b、112b、113bが存在するため、ソース、ドレイン間に
印加される電圧の一部を前記低濃度拡散層111b、112b、
113bで受け持つことができ、特にドレイン領域近傍のチ
ャンネル領域に集中してい電界を弱めることができる。
する部分のソース、ドレイン領域に低濃度の拡散層111
b、112b、113bが存在するため、ソース、ドレイン間に
印加される電圧の一部を前記低濃度拡散層111b、112b、
113bで受け持つことができ、特にドレイン領域近傍のチ
ャンネル領域に集中してい電界を弱めることができる。
従って、本発明によれば書込み効率に優れ、かつ誤書込
みのないEPROMのメモリセルと、周辺回路を構成する信
頼性の高いMOSトランジスタとを備えた半導体装置を簡
単な工程により製造できる。
みのないEPROMのメモリセルと、周辺回路を構成する信
頼性の高いMOSトランジスタとを備えた半導体装置を簡
単な工程により製造できる。
なお、上記実施例においてはEPROMのメモリセルにおけ
る浮遊ゲート電極の存在しない側のｎ型拡散層及びトラ
ンジスタのソース側についてもそれらのチャンネル領域
近傍に低濃度拡散層を形成した。通常の場合、これら低
濃度拡散層の存在はデバイス動作に対して大きな障害と
はならないが、ソース、ドレイン間に直列接続された抵
抗としてはたせくため、実効的にソース、ドレイン間に
印加される電圧を低下させ、例えば書込み効率を低下さ
せること等である。このような場合には、第４図の工程
の前に低濃度拡散層を形成したくない部分の残存多結晶
シリコン106′を、予め除去しておくことにより低濃度
拡散層の形成を阻止できる。かかる手段を採用しても、
イオン注入された砒素とリンとの熱拡散係数の違いによ
り砒素により形成された高濃度拡散層が形成される場合
がある。この現象を防止するためには、第４図の高濃度
不純物のイオン注入工程から第６図の低濃度不純物イオ
ン注入工程の間に充分な熱処理を行なって、砒素イオン
を活性化させると共に、高濃度拡散層を形成し、第６図
以降の熱処理に伴うリンイオンの拡散が前記高濃度拡散
層内に収まるようにすればよい。
る浮遊ゲート電極の存在しない側のｎ型拡散層及びトラ
ンジスタのソース側についてもそれらのチャンネル領域
近傍に低濃度拡散層を形成した。通常の場合、これら低
濃度拡散層の存在はデバイス動作に対して大きな障害と
はならないが、ソース、ドレイン間に直列接続された抵
抗としてはたせくため、実効的にソース、ドレイン間に
印加される電圧を低下させ、例えば書込み効率を低下さ
せること等である。このような場合には、第４図の工程
の前に低濃度拡散層を形成したくない部分の残存多結晶
シリコン106′を、予め除去しておくことにより低濃度
拡散層の形成を阻止できる。かかる手段を採用しても、
イオン注入された砒素とリンとの熱拡散係数の違いによ
り砒素により形成された高濃度拡散層が形成される場合
がある。この現象を防止するためには、第４図の高濃度
不純物のイオン注入工程から第６図の低濃度不純物イオ
ン注入工程の間に充分な熱処理を行なって、砒素イオン
を活性化させると共に、高濃度拡散層を形成し、第６図
以降の熱処理に伴うリンイオンの拡散が前記高濃度拡散
層内に収まるようにすればよい。
上記実施例ではメモリセルとしてｎチャンネルの場合に
ついて説明したが、これに限定されず、ｐチャンネルの
ものでも同様の効果を得ることができる。
ついて説明したが、これに限定されず、ｐチャンネルの
ものでも同様の効果を得ることができる。
以上詳述した如く、本発明によればスイッチング速度が
速く、かつ情報の誤書込みが生じ難く、しかも情報書込
み時に印加すべき書込み電圧の値の低減化を図ることが
できるEPROMセルと、チャンネル長の減少による閾値電
圧の変動や信頼性を改善したMOSトランジスタとが同一
チップ上に共存された半導体装置を簡単な工程により製
造し得る方法を提供できる。
速く、かつ情報の誤書込みが生じ難く、しかも情報書込
み時に印加すべき書込み電圧の値の低減化を図ることが
できるEPROMセルと、チャンネル長の減少による閾値電
圧の変動や信頼性を改善したMOSトランジスタとが同一
チップ上に共存された半導体装置を簡単な工程により製
造し得る方法を提供できる。
第１図〜第８図は本発明の実施例における半導体装置の
製造工程を示す断面図、第９は第８図の平面図、第10図
は従来のEPROMのメモリセルを示す断面図である。 101…ｐ型シリコン基板、103…ゲート酸化膜、104a…制
御ゲート電極、104b…ゲート電極、105…酸化膜、108…
浮遊ゲート電極、110〜113…ｎ型拡散層、116〜119…Al
電極。
製造工程を示す断面図、第９は第８図の平面図、第10図
は従来のEPROMのメモリセルを示す断面図である。 101…ｐ型シリコン基板、103…ゲート酸化膜、104a…制
御ゲート電極、104b…ゲート電極、105…酸化膜、108…
浮遊ゲート電極、110〜113…ｎ型拡散層、116〜119…Al
電極。
Claims (1)
- 【請求項１】第一導電型の半導体基体の表面の一部に、
制御ゲート電極を薄い絶縁膜を介し形成する工程と、 前記制御ゲート電極の周囲に絶縁膜を形成する工程と、 全面に導電性物質膜を被覆する工程と、 前記導電性物質膜を異方性エッチング法によりエッチン
グして前記制御ゲート電極の両側面に対応する前記絶縁
膜に接して導電性物質膜を残存させる工程と、 前記制御ゲート電極および前記残存導電性物質膜をマス
クとして比較的高濃度の第二導電型を与える不純物を前
記半導体基体の表面にドーピングする工程と、 前記制御ゲート電極の両側面に残存する導電性物質膜の
一方を残して他方をエッチング除去することにより前記
残存した導電性物質膜からなる浮遊ゲート電極を形成す
る工程と、 比較的低濃度の第二導電型を与える不純物を前記半導体
基体の表面にドーピングする工程と を具備したことを特徴とする半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20700185A JPH0722187B2 (ja) | 1985-09-19 | 1985-09-19 | 半導体装置の製造方法 |
| US06/832,580 US4754320A (en) | 1985-02-25 | 1986-02-24 | EEPROM with sidewall control gate |
| DE8686102405T DE3679087D1 (de) | 1985-02-25 | 1986-02-25 | Halbleitervorrichtung und verfahren zu seiner herstellung. |
| EP86102405A EP0193841B1 (en) | 1985-02-25 | 1986-02-25 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20700185A JPH0722187B2 (ja) | 1985-09-19 | 1985-09-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6266680A JPS6266680A (ja) | 1987-03-26 |
| JPH0722187B2 true JPH0722187B2 (ja) | 1995-03-08 |
Family
ID=16532546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20700185A Expired - Lifetime JPH0722187B2 (ja) | 1985-02-25 | 1985-09-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722187B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63260179A (ja) * | 1987-04-17 | 1988-10-27 | Sony Corp | 半導体不揮発性メモリ装置 |
| JP2003092367A (ja) * | 2001-09-19 | 2003-03-28 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
-
1985
- 1985-09-19 JP JP20700185A patent/JPH0722187B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6266680A (ja) | 1987-03-26 |
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