KR940011811B1 - 불휘발성 반도체 메모리장치 및 그 제조방법 - Google Patents
불휘발성 반도체 메모리장치 및 그 제조방법 Download PDFInfo
- Publication number
- KR940011811B1 KR940011811B1 KR1019910024666A KR910024666A KR940011811B1 KR 940011811 B1 KR940011811 B1 KR 940011811B1 KR 1019910024666 A KR1019910024666 A KR 1019910024666A KR 910024666 A KR910024666 A KR 910024666A KR 940011811 B1 KR940011811 B1 KR 940011811B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- memory cell
- source
- region
- forming
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 39
- 239000004065 semiconductor Substances 0.000 title claims description 19
- 239000012535 impurity Substances 0.000 claims abstract description 25
- 238000000151 deposition Methods 0.000 claims abstract description 11
- 125000006850 spacer group Chemical group 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 239000010410 layer Substances 0.000 claims description 49
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 16
- 229920005591 polysilicon Polymers 0.000 claims description 11
- 238000009792 diffusion process Methods 0.000 claims description 10
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 239000011229 interlayer Substances 0.000 claims description 8
- 150000004767 nitrides Chemical group 0.000 claims description 8
- 230000003647 oxidation Effects 0.000 claims description 7
- 238000007254 oxidation reaction Methods 0.000 claims description 7
- 239000004020 conductor Substances 0.000 claims description 4
- 238000000206 photolithography Methods 0.000 claims description 3
- 230000004888 barrier function Effects 0.000 claims description 2
- 238000005530 etching Methods 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 229910021332 silicide Inorganic materials 0.000 claims description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 2
- 238000009413 insulation Methods 0.000 claims 3
- 238000005468 ion implantation Methods 0.000 claims 2
- 238000005728 strengthening Methods 0.000 claims 1
- 238000012876 topography Methods 0.000 claims 1
- 150000002500 ions Chemical class 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 101100396994 Drosophila melanogaster Inos gene Proteins 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
내용 없음.
Description
제1도는 종래 EEPROM셀 어레이의 일부를 도시한 단면도.
제2도는 종래 EEPROM셀 어레이의 등가회로도.
제3도는 본 발명에 의한 EEPROM셀 어레이의 일부를 도시한 단면도.
제4도는 본 발명에 의한 EEPROM셀 어레이의 등가회로도.
제5(a)도 내지 제5(f)도는 본 발명에 의한 EEPROM셀의 제조공정을 순서에 따라 도시한 단면도.
본 발명은 불휘발성 반도체 메모리장치 및 그 제조방법에 관한 것으로, 특히 NOR형 플래쉬 EEPROM에 있어서 소오스라인을 워드라인수만큼 분리시킬 수 있는 셀어레이 구조 및 그 제조방법에 관한 것이다.
컴퓨터시스템의 진보에 따라 메모리카드와 같은 대용량이면서 고속동작이 가능한 불휘발성 메모리에 대한 수요가 증가하고 있다. 이중에서도 전기적으로 데이타를 소거하고 프로그램할 수 있는 EEPROM(Electrically Erasable & Programmable Read Only Memory)의 수요는 더욱 증대되고 있으며 이에 따라 보다 고집적, 대용량화와 고속동작을 실현하기 위한 여러가지 셀구조의 EEPROM이 제안되어 오고 있다.
1990년 IEDMM, PP.115~118에 스택게이트구조를 갖춘 플래쉬(Flash) EEPROM 반도체 메모리장치가 소개되어 있다.
제1도에 도시한 상기 종래의 플래쉬 EEPROM셀은 열전자(Hot electron)에 의한 프로그램과 F-N터널링에 의해 소거(Erase)가 진행되는 대표적인 NOR형태의 셀 어레이로서 1개의 비트라인콘택(BC)을 두개의 마주보는 셀(부유게이트(F/G)와 제어게이트( C/G)가 절연층을 개재하여 적층된)이 공유하고 있고 비트라인 콘택(BC)사이에 2개의 셀이 소오스라인(C/S)을 사이에 두고 대칭되어 위치한다. 이때 비트라인콘택(BC)은 N+ 확산영역을 통해 셀의 드레인(D)에 연결되어지고 역시 N+ 확산영역인 소오스라인(C/S)은 워드라인방향과 평행하게 위치하면서 셀의 공통 소오스(Common Source) 로서 작용한다. 이상의 구조에서는 소오스라인(C/S)이 최소한 이웃한 2개의 워드라인으로 연결되는 셀들의 소오스로서 이용됨을 알 수 있다.
제1도에 도시된 셀 어레이의 등가회로도인 제2도를 참조하여 선택된 셀(B)을 프로그램/소거/독출(Read)하는 동작을 설명하면 다음과 같다. 우선 부유게이트(Floating gate)에서 전자를 소거하는 동작은 단위블록(Block)이나 칩전체로서 이루어지며, 칩전체를 소거하는 경우에는 모든 워드라인에 0V를 인가하고 기판에 IOV이상의 높은 전압을 인가하여 부유게이트와 기판사이의 얇은 터널산화막(Tunnel oxide)양단에 유도되는 전계에 의해 F-N 터널링이 일어나도록 함으로써 전자를 소거하거나, 기판에 고전압을 유도하는 대신 게이트 부(-) 전압인 -12V, 기판에는 Vcc레벨인 5V를 인가함으로써 전자를 소거하게 된다. 상기 동작중 Intel사는 전자방식을 Mitsubishi사는 후자의 방식을 채택하였다. 부유게이트에 전자를 주입하는 프로그램동작은 선택된 비트라인(BL1)에 5V, 선택된 제어게이트(Control gate)인 워드라인(WL2)에 12V를 인가하고 소오스(C/S)를 접지시킴으로서 채널전류에 의해 발생되는 열전자들이 터널산화막을 지나 부유게이트내로 주입됨으로써 이루어진다. 이때 선택되지 않은 비트라인(BL2)과 워드라인(WL1, WL3, WL4)에는 0V를 가하거나 셀프로그램시 발생될 수도 있는 간섭현상을 방지하기 위해 일정한 전압을 인가하기도 한다. 이상의 방식에 의해 소거된 셀은 부유게이트내의 전자가 소거되어 2V 정도의 문턱전압을 갖게되고 부유게이트내에 전자가 주입된 프로그램셀은 7V정도의 문턱전압을 갖게 된다.
한편, 독출동작은 선택된 비트라인(BL1)에 1V, 선택된 워드라인(WL2)에 5V를 인가하고 소오스(C/S)를 접지시켜 선택된 셀의 문턱전압이 +7일 경우에는 "오프(OFF)"셀이 되고 +2V일 경우에는 "온(ON)"셀로 읽혀짐으로써 행해진다. 이때, 선택되지 않은 비트라인과 워드라인은 0V로 유지된다.
그러나, 상기 구조의 셀에서는 선택되지 않은 셀(A)이 과소거(Overerase)되어 문턱전압이 0V 부근이나 (-)로 될 경우 프로그램된 셀을 선택하여 독출하게 되면 선택된 셀(B)과 같은 비트라인에 연결된 과소거된 셀(A)이 선택되지 않은 워드라인에 가해지는 0V에 의해 누설전류(Leakage Current)를 발생시키게 되고 이에 따라 공통 소오스(C/S)를 통해 전류가 흘러 실제 선택된 프로그램셀을 통한 전류가 없더라도 "온"셀로 읽혀지는 오동작이 발생하는 문제점이 있다. 이상의 문제점은 과소거된 셀이 존재하고 소오스라인을 메모리셀들이 공유함으로써 발생되는 것이다.
따라서 본 발명의 목적은 소오스라인을 워드라인별로 분리시켜 형성함으로써 과소거된 메모리셀에 의한 오동작을 방지할 수 있는 불휘발성 반도체 메모리장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 불휘발성 메모리장치를 제조하는데 적합한 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위해 본 발명의 불휘발성 반도체 메모리는 부유게이트와 제어게이트로 구성된 메모리셀을 갖춘 불휘발성 반도체 메모리장치에 있어서, 1개의 비트라인콘택을 2개의 마주보는 메모리셀들이 공유하고 있고, 비트라인콘택들사이에 위치한 2개의 메모리셀들의 서로 마주보는 측면에 각각의 소오스라인이 메모리셀의 워드라인과 평행하게 형성되어 있으며, 상기 각각의 소오스라인이 메모리셀의 소오스영역과 연결되어 있는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위해 본 발명의 불휘발성 반도체 메모리장치의 제조방법은 P형 반도체기판상에 선택적 산화를 통해 액티브 영역과 필드영역을 형성한 다음 터널산화막을 형성하고 이 터널산화막 위에 제1도전층을 침적한 후 부유게이트패턴으로 패터닝하는 공정; 상기 공정후 층간절연막을 형성하고 이 층간절연막위에 제2도전층을 침적한 후 셀프얼라인 사진식각공정을 통하여 상기 제2도전층, 층간절연막, 제1도전층을 차례로 식각하여 메모리셀을 형성하는 공정; 상기 공정후 제1절연층, 제2절연층, 제3절연층을 차례로 침적한 후 상기 제3절연층을 에치백하여 상기 메모리셀 측벽에 스페이서를 형성한 다음 노출된 상기 제2절연층을 식각하는 공정; 상기 공정후 P형 불순물을 이온주입하여 불순물확산층을 형성하는 공정; 상기 공정후 상기 스페이서를 제거하고 산화공정을 행하여 미니필드산화막을 형성하는 공정; 상기 공정후 N형 불순물을 이온주입하여 소오스영역을 형성하는 공정; 상기 공정후 제3도전층을 침적한 후 에치백하여 메모리셀 측면에 소오스라인을 형성하는 공정; 상기 공정후 N형 불순물을 이온주입하여 드레인영역을 형성하는 공정; 상기 공정후 중간절연막을 침적하고 비트라인콘택을 위한 콘택영역을 형성한 후 도전물질을 침적하여 비트라인을 형성하는 공정을 구비한 것을 특징으로 한다.
이하, 도면을 참조하여 본 발명을 상세히 설명한다.
제3도는 본 발명에 의한 EEPROM셀 어레이의 일부를 도시한 단면도로서, 1개의 비트라인콘택(BC)을 두개의 마주보는 메모리셀들이 공유하고 있고, 비트라인콘택들사이에 위치한 2개의 메모리셀들의 서로 마주보는 측면에 각각의 소오스라인(S/L)이 메모리셀과 나란히 형성되어 있으며, 상기 각각의 소오스라인(S/L)은 메모리셀의 소오스영역(S)과 연결되는 한편, 서로 인접한 소오스라인 사이의 반도체기판에 형성되어 있는 메모리셀의 소오스/드레인 영역과 반대도전형의 불순물 확산영역(I)과 이 불순물 확산영역(I)위에 형성된 미니필드산화막(minifield oxide)(II)에 의해 분리되어 있다. 즉, 각각의 워드라인이 각각 독립된 소오스라인을 갖추고 잇는 구조로 되어 있다.
제4도는 본 발명에 의한 EEPROM셀 어레이의 등가회로도로서, 이를 참조하여 그 동작을 살펴보면, 프로그램이나 소거는 기존의 NOR형 플래쉬 EEPROM과 동일한 방식으로 동작이 이루어지며 이는 상기 종래 방법에서 설명하였으므로 이의 설명은 생략한다. 도면에서 프로그램된 셀(B)을 선택하여 독출할 경우를 예를들어 독출 동작을 살펴보면 워드라인(W/L2)에 5V, 비트라인(B/L1)에 1V를 인가하고 소오스라인(S/L2)을 접지시키면 프로그램된 셀의 문턱전압이 7V로 되어 셀로 흐르는 전류가 차단됨으로써 정상적인 "오프"셀로 읽혀진다. 이때 선택되지 않은 셀인 과소거된 셀(A)에 의한 전류는 소오스라인이 분리되거나 플로팅(Floating)되어 있으므로 독출 동작에 영향을 주지 못하게 된다.
다음에 본 발명에 의한 EEPROM셀의 제조방법을 제5(a)도 내지 제5(f)도를 참조하여 설명한다.
제5(a)도를 참조하면, P형 반도체기판(1)상에 통상의 LOCOS(Local oxidatien)방법에 의해 액티브 영역을 형성한 다음 100Å 정도의 얇은 터널산화막(2)을 형성한다. 이어서 이 터널산화막(2)위에 메모리셀의 부유게이트가 되는 제1도전층(3), 예컨대 다결정실리콘을 침적시키는데 다결정실리콘을 1000Å~2000Å, 바람직하게는 1500Å두께로 침적시킨 후 Pocl3를 도핑하여 50Ω/□로 저항을 낮춘다. 그리고 난 후 워드라인으로 연결되는 셀의 부유게이트를 각각 분리시키기 위해 비트라인 방향으로 상기 다결정실리콘층(3)을 패터닝하고 층간절연막(4), 예컨대 ONO(Oxide/Nitride/Oxide)막을 100Å~200Å/100Å~200Å/20Å~40Å, 바람직하게는 150Å/150Å/30Å의 두께로 형성한 다음 제어게이트가 되는 제2도전층(5), 예컨대 다결정실리콘층을 2500Å~4500Å, 바람직하게는 3500Å 침적시킨다.
이때, 상기 다결정실리콘에 Pocl3도핑하여 20Ω/□ 로 저항을 낮추거나 또는 상기 다결정실리콘상에 고융정금속을 증착시켜 폴리사이드층을 형성하여 제2도전층으로 사용할 수도 있다. 이후, 일반적인 셀프얼라인(Selfalign)사진식각공정을 통하여 동일한 마스크(도시하지 않음)를 적용시킨 포토레지스트패턴(6)을 이용하여 상기 제2도전층(5), 층간절연막(4), 제1도전층(3)을 차례로 식각한다. 이상의 공정은 종래의 NOR형 플래쉬 EEPROM의 제조에 이용되는 통상의 것이다.
제5(b)도를 참조하면, 상기 공정후 포토레지스트를 제거하고 결과를 전면에 400Å~600Å, 바람직하게는 500Å두께의 열산화막(7)을 형성한 후 이 열산화막(7)상에 100Å~300Å의 질화막(8)을 침적시키고 계속해서 1000Å~2500Å, 바람직하게는 2000Å의 LTO(Low Temperature Oxide)(9)를 침적시킨다.
제5(c)를 참조하면, 상기 공정후 상기 LTO(9)를 에치백하여 게이트측벽에 스페이서(9')를 형성한 다음 노출된 상기 질화막을 식각하다. 이어서 소오스라인 분리를 위해 P형 불순물인 B 또는 BF2를 50KeV의 에너지로 4×1013ions/cm2이온주입하여 불순물확산층(10)을 형성한다.
제5(d)도를 참조하면, 상기 공정후 상기 LTO막을 습식식각에 의해 제거하고 2000Å~3000Å의 산화막이 성장되도록 산화공정을 행하게 되면 상기 LTO스페이서 아래에 남아있던 질화막(8)이 상기 산화공정시 배리어(Barrier)로 작용하여 도면에 나타난 바와 같이 게이트로부터 일정한 간격 즉, 상기 LTO스페이서 폭만큼의 간격을 가지고 미니필드산화막(Minifield oxide)(11)이 형성된다. 이어서 건식식각 또는 습식식각에 의해 상기 배리어막으로 사용된 질화막을 제거한다. 이때, 부유게이트 및 제어게이트와 후속공정에 의해 형성될 소오스라인의 절연능력은 상기 제5(b)도에서 형성되는 열산화막과 질화막에 의해 조절되므로 절연능력을 향상시키기 위해 상기 게이트 측면에 형성된 질화막은 제거하지 않고 남길 수도 있다.
다음에 건식식각에 의해 열산화막을 제거하여 미니필드산화막(11)과 게이트사이의 실리콘기판을 노출시킨 후 후속공정에서 형성될 소오스라인과 메모리셀을 연결시켜 주기 위해 N형 불순물, 예컨대 As를 50KeV의 에너지로 2×1014ions/cm2이온주입한다. 이때, 소오스의 접합을 강화시키기 위해 상기 불순물 As를 1×1015ions/cm2이상 주입시킬 수도 있고, 반대로 메모리셀의 채널길이를 증가시키기 위해 N-영역이 형성되도록 P를 1×1014ions/cm2이하로 주입시킬 수도 있다.
제5(e)도를 참조하면, 소오스라인 형성을 위한 제3도전층(12), 예컨대 Pocl3를 도핑하여 20Ω/□로 저항을 낮춘 다결정실리콘층을 1000Å~3000Å, 바람직하게는 2000Å 침적시키고 에치백공정을 행하여 게이트 측면부에만 소오스라인(12)이 되는 상기 다결정실리콘을 남는다. 이어서 마스크 패턴(13)을 적용하여 비트라인 콘택이 형성될 부분의 다결정실리콘 스트링거(Stringer)와 미니필드산화막을 제거한 다음 N+드레인영역 형성을 위해 N형 불순물, 예컨대 As를 65KeV의 에너지로 6×1015ions/cm2이온주입한다. 이때 n+영역과 더불어 n- 영역이 형성되도록 P를 100KeV 의 에너지로 1×1014inos/cm2이온주입하여 DDD(Double Diffused Drain/source)구조를 형성하거나 상기 다결정실리콘 스트링거를 제거하기 전에 n- 영역을 형성하고 상기 다결정실리콘 스트링거를 제거한 후에 n+ 영역을 형성하여 LDD(Lightly Doped Drain/source)구조로 할 수도 있다. 한편, 상기 소오스라인을 형성하는 제3도전층은 상기 다결정실리콘 이외에 W, Ti, Ta, Mo등을 함유한 실리사이드(Silicide)와 폴리사이드를 사용할 수도 있다.
제5(f)도를 참조하면, 상기 공정후 중간절연막(14), 예컨대 HTO(High Temperature oxide)와 BPSG(Boro Phosho-Silicated Glass)를 각각 1000Å~2000Å과 5000Å~8000Å, 바람직하게는 1500Å과 6000Å 침적시키고 850Å~1000Å, 바람직하게는 920Å에서 20분~40분, 바라직하게는 30분간 리플로우(Reflow)시킨 다음 비트라인콘택을 형성하고 결과물 전면에 도전물질(15)을 침적하여 비트라인을 형성한다.
이와 같이 형성된 본 발명에 따른 EEPROM셀 어레이에서는 소오스라인이 워드라인별로 분리되어 있어 선택된 셀과 비트라인으로 연결되어 선택되지 않은 과소거셀이 존재하더라도 센싱(Sensing) 하거나 선택되지 않은 소오스라인을 디코딩(Decoding)하여 플로팅(Floating)시킴으로써 종래의 워드라인들이 소오스라인을 공유함으로써 발생하던 과소거로 인한 오동작의 문제를 해결할 수 있다.
이상 상술한 바와 같이 본 발명에 의하면, 종래의 공통 소오스라인을 사용한 셀어레이에 비해 면적의 증가없이 간단한 공정의 추가만으로 소오스라인을 분리시킬 수 있으며, 이에 따라 과소거로 인한 오동작을 방지할 수 있는 한편, 소오스라인을 저항이 낮은 물질로 형성할 수 있어 소오스 저항값도 크게 낮출 수 있는 등보다 안정된 동작특성을 갖는 플래쉬 EEPROM이 제공된다.
Claims (15)
- 부유게이트와 제어게이트로 구성된 메모리셀을 갖춘 불휘발성 반도체 메모리장치에 있어서, 1개의 비트라인콘택을 2개의 마주보는 메모리셀들이 공유하고 있고, 비트라인콘택들사이에 위치한 2개의 메모리셀들의 서로 마주보는 측면에 각각의 소오스라인이 메모리셀의 워드라인과 평행하게 형성되어 있으며, 상기 각각의 소오스라인이 메모리셀의 소오스영역과 연결되어 있는 것을 특징으로 하는 불휘발성 반도체 메모리장치,
- 제1항에 있어서, 상기 소오스라인은 서로 인접한 소오스라인 사이의 반도체기판에 형성되어 있는 메모리셀의 소오스/드레인영역과 반대도전형의 불순물 확산영역과 이 불순물 확산영역위에 형성된 미니필드산화막에 의해 분리되어 있는 것을 특징으로 하는 불휘발성 반도체 메모리장치.
- 제1항에 있어서, 상기 소오스라인은 메모리셀 구조물의 토포그래피(Topography)를 이용하여 그 측면에 셀프얼라인 형성한 것임을 특징으로 하는 불휘발성 반도체 메모리장치.
- P형 반도체기판상에 선택적 산화를 통해 액티브영역과 필드영역을 형성한 다음 터널산화막을 형성하고 이 터널산화막 위에 제1도전층을 침적한 후 부유게이트 패턴으로 패터닝하는 공정; 상기 공정후 층간절연막을 형성하고 이 층간절연막위에 제2도전층을 침적한 후 셀프얼라인 사진식각 공정을 통하여 상기 제2도전층, 층간절연막, 제1도전층을 차례로 식각하여 메모리셀을 형성하는 공정; 상기 공정후 제1절연층, 제2절연층, 제3절연층을 차례로 침적한 후 상기 제3절연층을 에치백하여 상기 메모리셀 측벽에 스페이서를 형성한 다음 노출된 상기 제2절연층을 식각하는 공정; 상기 공정후 P형 불순물을 이온주입하여 불순물 확산층을 형성하는 공정; 상기 공정후 상기 스페이서를 제거하고 산화공정을 행하여 미니필드산화막을 형성하는 공정; 상기 공정후 n형 불순물을 이온주입하여 소오스영역을 형성하는 공정; 상기 공정후 제3도전층을 침적한 후 에치백하여 메모리셀 측면에 소오스라인을 형성하는 공정; 상기 공정후 n형 불순물을 이온주입하여 드레인영역을 형성하는 공정; 상기 공정후 중간절연막을 침적하고 비트라인콘택을 위한 콘택영역을 형성한 후 도전물질을 침적하여 비트라인을 형성하는 공정을 구비한 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
- 제4항에 있어서, 상기 제1도전층은 불순물이 도우프된 다결정실리콘인 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
- 제4항에 있어서, 상기 제2도전층은 불순물이 도우프된 다결정실리콘층이거나 폴리사이드층인 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
- 제4항에 있어서, 상기 제3도전층은 불순물이 도우프된 다결정실리콘, 실리사이드 또는 폴리사이드와 같이 전도성이 높은 물질로 이루어진 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
- 제4항에 있어서, 상기 제1절연층은 열산화막인 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
- 제4항에 있어서, 상기 제2절연층은 질화막인 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
- 제4항에 있어서, 상기 제3절연층은 LTO인 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
- 제4항에 있어서, 상기 미니필드산화막은 상기 스페이서 아래에 남아 있던 제2절연층의 산화 배리어 작용에 의해 상기 P형 불순물 확산영역상에만 셀프얼라인되어 형성되는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
- 제4항에 있어서, 상기 소오스영역과 드레인영역의 불순물농도를 다르게 형성하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
- 제4항에 있어서, 상기 메모리셀과 소오스라인의 절연능력은 상기 제1절연층 및 제2절연층의 두께에 의해 조절되는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
- 제4항에 있어서, 상기 소오스영역을 형성하기 위한 이온주입공정시 불순물농도를 조절하여 소오스라인과의 접합을 강화시키거나 메모리셀의 채널길이를 증가시키는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
- 제4항에 있어서, 상기 드레인영역을 n+ 영역으로 형성하거나 DDD구조 또는 LDD구조로 형성하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910024666A KR940011811B1 (ko) | 1991-12-27 | 1991-12-27 | 불휘발성 반도체 메모리장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910024666A KR940011811B1 (ko) | 1991-12-27 | 1991-12-27 | 불휘발성 반도체 메모리장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930014985A KR930014985A (ko) | 1993-07-23 |
| KR940011811B1 true KR940011811B1 (ko) | 1994-12-26 |
Family
ID=19326270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910024666A KR940011811B1 (ko) | 1991-12-27 | 1991-12-27 | 불휘발성 반도체 메모리장치 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940011811B1 (ko) |
-
1991
- 1991-12-27 KR KR1019910024666A patent/KR940011811B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930014985A (ko) | 1993-07-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5150179A (en) | Diffusionless source/drain conductor electrically-erasable, electrically-programmable read-only memory and method for making and using the same | |
| US5482881A (en) | Method of making flash EEPROM memory with reduced column leakage current | |
| US5773343A (en) | Semiconductor device having a recessed channel structure and method for fabricating the same | |
| US5656513A (en) | Nonvolatile memory cell formed using self aligned source implant | |
| US6101128A (en) | Nonvolatile semiconductor memory and driving method and fabrication method of the same | |
| US5783457A (en) | Method of making a flash memory cell having an asymmetric source and drain pocket structure | |
| US6563168B2 (en) | Non-volatile semiconductor device with anti-punch through regions | |
| US6838343B2 (en) | Flash memory with self-aligned split gate and methods for fabricating and for operating the same | |
| JP2001509935A (ja) | ２トランジスタフラッシュｅｐｒｏｍセル | |
| US5753952A (en) | Nonvolatile memory cell with P-N junction formed in polysilicon floating gate | |
| US5371031A (en) | Method of making EEPROM array with buried N+ windows and with separate erasing and programming regions | |
| KR0155859B1 (ko) | 플래쉬 메모리장치 및 그 제조방법 | |
| US5643812A (en) | Method of making EEPROM flash memory cell with erase gate | |
| US5844270A (en) | Flash memory device and manufacturing method therefor | |
| US6914826B2 (en) | Flash memory structure and operating method thereof | |
| JP3694329B2 (ja) | 高速アクセスａｍｇ・ｅｐｒｏｍの製造方法 | |
| US5565371A (en) | Method of making EPROM with separate erasing and programming regions | |
| US5576232A (en) | Fabrication process for flash memory in which channel lengths are controlled | |
| US6611459B2 (en) | Non-volatile semiconductor memory device | |
| US5057446A (en) | Method of making an EEPROM with improved capacitive coupling between control gate and floating gate | |
| KR940011811B1 (ko) | 불휘발성 반도체 메모리장치 및 그 제조방법 | |
| JP2901473B2 (ja) | 不揮発性半導体集積回路装置 | |
| KR0183855B1 (ko) | 플래쉬 메모리 장치 및 그 제조방법 | |
| JP3198682B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| US5151760A (en) | Integrated circuit with improved capacitive coupling |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20061128 Year of fee payment: 13 |
|
| LAPS | Lapse due to unpaid annual fee |