JPS60110171A - Manufacture of semiconductor memory - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は情報の再書換え可能な読出し専用の半導体記憶
装置の製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a method for manufacturing a read-only semiconductor memory device in which information can be rewritten.
〔発明の技術的背景とその問題５点〕
情報の再書換え可能な読出し専用半導体メモリ （ＥＰ
ＲＯＭ 、 Ｅｒａａａｂｌｅ Ｐｒｏｇｒａｍｍａｂ
ｌｅ ＲｅａｄＯｎｌｙ Ｍｅｍｏｒｙ ）のメモリセ
ルとしては、従来、第１図に示すようなｔノミ造のもの
が知られている。[Technical background of the invention and its 5 problems] Read-only semiconductor memory with rewritable information (EP
ROM, eraable programmab
As a memory cell for the ReadOnly Memory (ReadOnly Memory), a type having a T-shaped structure as shown in FIG. 1 is conventionally known.
すなわち、図中１は例えばｐ型シリニ１ン基板であシ、
この基板１表面にはフィールド酸化膜２が形成されてい
る。このフィールド酸化膜２によって囲゛まれた基板１
の素子領域表面には互いに電気的に分離してｎ＋Ｗソー
ス、ドレイン領域３．４が形成されている。また、ソー
ス、ドレイン領域３，４間のチャネル領域上には第１の
ダート酸化膜５を介してフローティングゲート電極６が
、更にこのフローティングゲート電極６上には第２のダ
ート酸化膜７を介してコントロールゲート電極８が形成
されている。更に、全面には層間絶縁膜９が堆積されて
おシ、この層間絶縁膜９上にはそれぞれコンタクトホー
ルを介して前記ソース領域３と接続するソース電極１０
及び前記ドレイン領域４と接続するドレイン電極１１が
形成されている。That is, 1 in the figure is, for example, a p-type silicon 1-in board;
A field oxide film 2 is formed on the surface of this substrate 1. The substrate 1 surrounded by this field oxide film 2
On the surface of the element region, n+W source and drain regions 3.4 are formed electrically isolated from each other. Further, a floating gate electrode 6 is formed on the channel region between the source and drain regions 3 and 4 with a first dirt oxide film 5 interposed therebetween, and a second dirt oxide film 7 is further formed on this floating gate electrode 6. A control gate electrode 8 is formed. Further, an interlayer insulating film 9 is deposited on the entire surface, and source electrodes 10 are formed on the interlayer insulating film 9, each connected to the source region 3 through a contact hole.
And a drain electrode 11 connected to the drain region 4 is formed.
こうした構成のメモリセルにおいて、情報の書込みはド
レイン電極１１及びコントロールダート電極８に例えば
＋２０Ｖ以上の高電圧を印加し、チャネル領域を流れる
電子によシードレイ −ン領域４の近傍でアバランシェ
現象を起こさせ、一部の電子を第１のダート酸化膜６を
通して７０−ティングダート電極６に注入してトラップ
させることによシ行なう。また、情報の読出しはドレイ
ン電極１ノ及びコントロールダート電極８に例えば＋５
ｖ程度の′電圧を印加し、曹込みが行なわれているか否
かによるしきい値電圧の間化に伴うトランジスタのオン
あるいはオフによシ判断する。また、一度省込まれた情
報は、紫外線を照射することによって消去することがで
き、情報消去後は情報の再書込みが可能である。In a memory cell having such a configuration, information is written by applying a high voltage of, for example, +20V or more to the drain electrode 11 and the control dart electrode 8, and causing an avalanche phenomenon in the vicinity of the seed drain region 4 by electrons flowing through the channel region. This is done by injecting some of the electrons into the 70-ring dirt electrode 6 through the first dirt oxide film 6 and trapping them. In addition, for reading information, for example, +5
A voltage of approximately V is applied, and a judgment is made based on whether the transistor is turned on or off as the threshold voltage changes depending on whether filling is being performed or not. Furthermore, once the information has been written down, it can be erased by irradiating it with ultraviolet light, and after the information has been erased, it is possible to rewrite the information.
ところで、現在の半導体装置の分野では素子の微細加工
技術には目覚しいものがあシ、特にスイッチングスピー
ドの改善の観点から、チャネル長の縮小化が推し進めら
れている。このような傾向はＥＰＲＯＭの分野でも例外
ではなく、各メモリセルのチャネル長は益々縮小化され
つつある。しかしながら、チャネル長が縮小化される反
面、特性の点で問題が発生している。すなわち、チャネ
ル長が減少するにつれ、ソース。Incidentally, in the current field of semiconductor devices, there are some remarkable advances in element microfabrication technology, and in particular, from the viewpoint of improving switching speed, reduction of channel length is being promoted. This trend is no exception in the field of EPROMs, and the channel length of each memory cell is becoming increasingly smaller. However, while the channel length has been reduced, problems have arisen in terms of characteristics. That is, as the channel length decreases, the source.
ドレイン間に印加される電圧によシチャネル領域内に生
じる電界が強くなる。このため、ＥＰＲＯＭの読出しに
用いられるような比較的低い電圧（＋５ｖ′程度）のド
レイン電圧及びダート電圧を印加した場合でも、ソース
領域からドレイン領域へ向って流れる電子は光分加速さ
れ、ドレイン領域近傍のチャネル領域でアバランシェ現
象を起こし得るエネルギーを持つようになる。The voltage applied between the drains increases the electric field generated within the channel region. Therefore, even when a relatively low voltage (approximately +5 V') drain voltage and dart voltage, such as those used for reading EPROMs, are applied, electrons flowing from the source region to the drain region are accelerated by an amount of light, and the drain region It has energy that can cause an avalanche phenomenon in the nearby channel region.
したがって、高集積化されてチャネル長の短かくなった
ＥＰＲＯＭでは、情報の挽出しを行なっている際に、本
来、情報が書込まれていないメモリセルのフローティン
グゲート電極にも電子がトラップされて、遂には情報が
書込まれたときと同様な状態になってしまう。このよう
な現象を通常、情報の誤書込みと称し、第１図のような
購成では高集積化した場合上誤書込みの発生は電源電圧
を低下しない限シ防止できない。Therefore, in EPROMs that are highly integrated and have short channel lengths, when information is retrieved, electrons are trapped in the floating gate electrodes of memory cells to which no information is originally written. , it ends up in the same state as when the information was written. Such a phenomenon is usually referred to as erroneous writing of information, and when a device as shown in FIG. 1 is highly integrated, the occurrence of erroneous writing cannot be prevented unless the power supply voltage is lowered.
しかし、電源電圧を低下するとメモリセルがらのｆ＃報
読出しスピードが低下してしまう。However, when the power supply voltage is lowered, the f# information reading speed from the memory cells decreases.
そこで、上述したような欠点を解消するために第２図に
示すようなＥＰＲＯＭセルが提案されている。図中２１
は例えばｐｍシリコン基板であシ、この基板２１表面に
はフィールド酸化膜２２が形成されている。このフィー
ルド酸化膜２２によって囲まれた基板２１の素子領域表
面には互いに電気的に分層してソース、ドレイン領域と
なる高濃度（ｎ＋型）拡散層からなるｎ＋型領領域２３
、チャネル領域近傍の低濃度（ｎ型）拡散層２４ａとこ
れに瞬接する高濃度（ｎ＋型）拡散）Ｗｊ２４ｂとから
なるｎ型領域２４が形成されている。前記計型領域２３
及び高濃度（ｎ千葉）拡散Ｋｔ ２４ ｂ ハソ（Ｄ不
純物濃度１ｔＥ １０１９〜１０ｃｔｎ に設定されて
いるのに対し、低濃度（ｎ型）拡散層２４ａの不純物濃
度は１ｏ１７ｃｒｎづ程度に設定されている。また、ｎ
＋型領領域２３ｎ２ｆｉ領域２４との間のチャネル領域
上には第１のダート酸化膜２５を介してフローティング
ダート電極２６が形成されており、更に７０−ティング
ダート電極２６上には第２のダート酸化膜２７を介して
コントロールゲート電極２８が形成されている。また、
全面には層間絶縁膜２９が堆積されておシ、この層間絶
縁膜２９上にはそれぞれコンタクトホールを介して前記
ｎ＋型領領域３と接続する電極３ｏ及び前記ｎ型領域２
４と接続する成極３１が形成されている。Therefore, in order to eliminate the above-mentioned drawbacks, an EPROM cell as shown in FIG. 2 has been proposed. 21 in the diagram
is, for example, a PM silicon substrate, and a field oxide film 22 is formed on the surface of this substrate 21. On the surface of the element region of the substrate 21 surrounded by the field oxide film 22, an n+ type region 23 consisting of a high concentration (n+ type) diffusion layer that is electrically separated from each other and becomes a source and drain region.
, an n-type region 24 is formed which includes a low concentration (n type) diffusion layer 24a near the channel region and a high concentration (n+ type) diffusion layer 24b in instant contact therewith. Said meter area 23
The impurity concentration of the low concentration (n-type) diffusion layer 24a is set to about 1019 to 10ctn, whereas the impurity concentration of the low concentration (n-type) diffusion layer 24a is set to about 1019 to 10ctn. Also, n
A floating dirt electrode 26 is formed on the channel region between the + type region 23n2fi region 24 via a first dirt oxide film 25, and a second dart electrode 26 is formed on the 70- type dirt electrode 26. A control gate electrode 28 is formed with an oxide film 27 interposed therebetween. Also,
An interlayer insulating film 29 is deposited on the entire surface, and on this interlayer insulating film 29 are formed electrodes 3o and n-type regions 2 connected to the n+ type region 3 through contact holes, respectively.
A polarization 31 connected to 4 is formed.
すなわち、第２図に示すＥＰＲＯＭセルはソース。That is, the EPROM cell shown in FIG. 2 is a source.
ドレイン領域となる一方のｎ型領域２４をチャネル領域
近傍の低濃度（ｎ型）拡散層２４ｍと高濃度（ｎ＋型）
拡散層２４ｂとで形成したものである。One n-type region 24, which will become the drain region, is connected to a low-concentration (n-type) diffusion layer 24m near the channel region and a high-concentration (n+ type) diffusion layer 24m.
It is formed by the diffusion layer 24b.
なお、第２図に示すＥＰＲＯＭセルのｎ＋型領領域２３
ｎ型領域２４は、例えば第３図（−）に示すように基板
２１上に積層されたコントロールダート電極２８等をマ
スクとして斜め方向から高ドーズ量でｎ型不純物をイオ
ン注入し、同図（ｂ）に示すようにコントロールゲート
電極２８等をマスクとして鉛直方向から低ドーズ量でｎ
型不純物をイオン注入した後、熱処理して不純物を活性
化することによ多形成することができる。Note that the n+ type region 23 of the EPROM cell shown in FIG.
For example, as shown in FIG. 3(-), the n-type region 24 is formed by ion-implanting n-type impurities at a high dose from an oblique direction using the control dirt electrode 28 stacked on the substrate 21 as a mask, as shown in FIG. 3(-). As shown in b), using the control gate electrode 28 etc. as a mask, n is applied from the vertical direction at a low dose.
After ion implantation of type impurities, the impurities can be formed by heat treatment to activate the impurities.
第２図に示したようなＥＰＲＯＭセルにおいて、情報の
、８込みを行なう場合には一方のｎ＋型領領域２３ドレ
イン領域、他方のｎ型領域２４をソース領域としてそれ
ぞれ使用する。すなわち、電極３０をドレイン電極、電
極３１をンニス電極とし、ドレイン電極３０及びコント
ロール電極２８にともに高電圧を印加する。この場合、
チャネル領域における電位はソース領域すなわちｎｍ領
域２４の電位と等しいか、もしくは極めて近い値の電位
になる。このだめ、ソース。In the EPROM cell as shown in FIG. 2, when performing 8-packing of information, one n+ type region 23 is used as a drain region and the other n type region 24 is used as a source region. That is, the electrode 30 is used as a drain electrode, the electrode 31 is used as a varnish electrode, and a high voltage is applied to both the drain electrode 30 and the control electrode 28. in this case,
The potential in the channel region is equal to or very close to the potential in the source region, that is, the nm region 24. This is no good, sauce.
ドレイン間の電界は集中的にドレイン・頭載すなわちｎ
型領域２３近傍のチャネル領域で強くなシ、この領域
でアバラン７エ現象の発生及びフローティングダート電
極２６への電子の注入が起こシ、情報の書込みが行なわ
れる。The electric field between the drains is concentrated between the drain and the head, that is, n
In the channel region near the mold region 23, there is a strong phenomenon, and in this region, the avalanche phenomenon occurs and electrons are injected into the floating dirt electrode 26, and information is written.
一方、情報の読出しを行なう場合には、情報書込み時と
は逆に一方のｎ＋型領領域２３ソース領域、他方のｎ型
領域２４をドレイン領域としてそれぞれ使用する。すな
わち、電極３０をソース電極、電極３ノをドレイン電極
とし、ドレイン電極３１及びコントロールｒ−）電極２
８にともに＋５ｖ程度の適当な電圧を印加してしきい値
電圧の変化に伴うトランジスタのオン。On the other hand, when reading information, one n+ type region 23 is used as a source region and the other n type region 24 is used as a drain region, contrary to when writing information. That is, the electrode 30 is a source electrode, the electrode 3 is a drain electrode, the drain electrode 31 and the control r-) electrode 2
By applying an appropriate voltage of about +5V to both terminals 8 and 8, the transistors are turned on as the threshold voltage changes.
オフによシ情報が読出される。このときドレイン領域と
なるｎ型領域２４にはチャネル領域近傍に低濃度（ｎ型
）拡散層２４ａが設けられているので、ソース、ドレイ
ン間に印加される電圧の一部をこの領域で受け持つこと
ができる。The off information is read out. At this time, since a low concentration (n-type) diffusion layer 24a is provided in the n-type region 24, which becomes the drain region, near the channel region, this region takes charge of part of the voltage applied between the source and drain. I can do it.
このためドレイン領域近傍のチャネル領域に集中する電
界を著しく弱めることができる。Therefore, the electric field concentrated in the channel region near the drain region can be significantly weakened.
第４図及び第５図（ａ） 、 （ｂ）を参照して更に詳
細に第１図及び第２図図示のＥＰＲＯＭセルの読出し時
におけるドレイン領域近傍のチャネル領域での電界を比
較する。Referring to FIGS. 4 and 5(a) and 5(b), the electric field in the channel region near the drain region during reading of the EPROM cells shown in FIGS. 1 and 2 will be compared in more detail.
第４図は情報読出し時にドレイン領域付近に発生する空
乏層を示す説明図である。図中斜線を施した領域が第２
図図示のＥＰＲＯＭセルで発生する空乏層３２であシ、
低濃度（ｎ型）拡散層２４ｍとチャネル領域との境界面
の両側に延びた状態になる。この際、電界の分布状態は
第５図（ａ）に示すようになる。FIG. 4 is an explanatory diagram showing a depletion layer generated near the drain region during information reading. The shaded area in the figure is the second
The depletion layer 32 generated in the illustrated EPROM cell is
It extends to both sides of the interface between the low concentration (n-type) diffusion layer 24m and the channel region. At this time, the distribution state of the electric field becomes as shown in FIG. 5(a).
これに対して、低濃度（ｎ型）拡散層２４＆を設けない
場合（第１図図示のＥＰＲＯＭセルに対応する）、空乏
層は第４図中一点鎖線で示す領域、すなわちチャネル領
域側にのみ発生する。On the other hand, when the low concentration (n-type) diffusion layer 24& is not provided (corresponding to the EPROM cell shown in FIG. 1), the depletion layer is only in the region shown by the dashed line in FIG. 4, that is, on the channel region side. Occur.
これは高濃度（ｎ＋型）拡散層２４ｂの濃度が高く、は
ぼ金属と同じ性質をもっためである。この際、電界の分
布状態は第５図（ｂ）に示すようになる。This is because the high concentration (n+ type) diffusion layer 24b has a high concentration and has the same properties as metal. At this time, the distribution state of the electric field becomes as shown in FIG. 5(b).
第５図（ａ）及び（ｂ）よシ、ソース、ドレイン間の電
位差が同じであれば、電界のピーク値は分布の広い同図
（ａ）の方が同図（ｂ）のものよシ低くなることは明ら
かである。すなわち、ドレイン領域の一部として低濃度
（ｎ型）拡散層２４ｍを設けることによって、ドレイン
領域近傍のチャネル領域に集中する電界を著しく弱める
ことができる。したがって、この領域におけるアバラン
７エ現象によるホットキャリアの発生が抑制され、情報
の誤書込みを防止することができる。As shown in Figures 5(a) and 5(b), if the potential difference between the source and drain is the same, the peak value of the electric field in Figure 5(a) has a wider distribution than that in Figure 5(b). It is clear that it will be lower. That is, by providing the low concentration (n-type) diffusion layer 24m as a part of the drain region, the electric field concentrated in the channel region near the drain region can be significantly weakened. Therefore, the generation of hot carriers due to the avalanche phenomenon in this region is suppressed, and erroneous writing of information can be prevented.
また、情報読出し時に誤書込みの起こるおそれがないた
め、チャネル長を光分に短かくすることができ、これに
よって情報書込み効率が高められる。したがって、情報
書込み時に印加すべきドレイン見比、コントロールゲー
ト電圧等の書込み電圧の値を従来よシも低減化すること
ができ、例えば情報書込み時に印加する電圧及び情報読
出し時に印加する電圧をともに＋５Ｖ程度とすることが
できる。Furthermore, since there is no risk of erroneous writing during information reading, the channel length can be shortened to an optical length, thereby increasing information writing efficiency. Therefore, the values of write voltages such as drain ratio and control gate voltage that should be applied when writing information can be reduced compared to conventional ones. For example, the voltage applied when writing information and the voltage applied when reading information are both +5V. It can be done to a certain extent.
以上説明したように第３図（ａ）及び（ｂ）ｖｃ示した
ような手法を用いることにょシ、マスク合わせ等の煩雑
な工程を追加することなく、第２図図示の高性能のＥＰ
ＲＯＭセルを製造することができる。As explained above, by using the method shown in FIGS. 3(a) and (b), the high-performance EP shown in FIG.
ROM cells can be manufactured.
ところで、以上の説明は半導体メモリを構成する素子の
うち、情報を記憶する記憶菓子（ＥＰＲＯＭセル）には
有効であるが、ＬＳＩとじて考慮すると、外部からの信
号を各記憶素子（ＥＰＲＯＭセル）へ伝搬する記憶素子
群周辺のいわゆる周辺回路の素子、特にトランジスタに
はチャネル領域近傍の低濃度（ｎ型）拡散層は必要では
ない。By the way, the above explanation is valid for the memory confectionery (EPROM cell) that stores information among the elements constituting a semiconductor memory, but when considered as an LSI, external signals are transmitted to each memory element (EPROM cell). A low concentration (n-type) diffusion layer in the vicinity of the channel region is not required for so-called peripheral circuit elements around the memory element group, particularly transistors.
本発明は上記事情に鑑みてなされたものであり、記憶素
子のソース、ドレイン領域となる領域のうち一方にのみ
チャネル領域近傍に低濃度拡散層が設けられた半導体記
憶装置を簡便な工程で製造し得る方法を提供しようとす
るものである。The present invention has been made in view of the above circumstances, and it is possible to manufacture a semiconductor memory device in which a low concentration diffusion layer is provided in the vicinity of a channel region only in one of the regions that become the source and drain regions of a memory element using a simple process. This is an attempt to provide a possible method.
本発明の半導体記憶装置の製造方法は、記憶素子のダー
ト電極と周辺回路のトランジスタのダート電極とを互い
にダート長方向が直交するように形成し、記憶素子のダ
ート長方向に平行に斜め上方から基板と逆導電型の不純
物を高ドーズ量でイオン注入し、鉛直上方から基板と逆
導電凰の不純物を低ドーズ量でイオン注入することを特
徴とするものである。In the method for manufacturing a semiconductor memory device of the present invention, a dart electrode of a memory element and a dart electrode of a transistor of a peripheral circuit are formed so that the dart length directions are orthogonal to each other, and the dirt electrodes are formed diagonally from above parallel to the dart length direction of the memory element. This method is characterized by ion-implanting impurities of a conductivity type opposite to that of the substrate at a high dose, and implanting impurities of a conductivity type opposite to the substrate from vertically above at a low dose.
このような方法によれば、記憶素子については斜め上方
から高ドーズ量でイオン注入される不純物がダート電極
に遮られて基板に到達しない領域ができ、その領域がチ
ャネル領域近傍の低濃度拡散層となるが、周辺回路のト
ランジスタについてはダート電極が記憶素子のダート電
極と直交する方向に形成されているので高ドーズイオン
注入がダート電極に遮られることがなく、低濃度拡散層
は形成されない。また、このような半導体記憶装置を製
造するのに写真蝕刻工程を追加する必要は全くない。According to this method, in the memory element, a region is created in which impurity ions implanted at a high dose from diagonally above do not reach the substrate because they are blocked by the dirt electrode, and this region is located in the low concentration diffusion layer near the channel region. However, since the dirt electrodes of the peripheral circuit transistors are formed in a direction perpendicular to the dirt electrodes of the memory element, high-dose ion implantation is not blocked by the dirt electrodes, and no low concentration diffusion layer is formed. Further, there is no need to add a photolithography process to manufacture such a semiconductor memory device.
以下、本発明の実施例を図面を参照して説明する。 Embodiments of the present invention will be described below with reference to the drawings.
第６図はＥＰＲＯＭ ＬＳＩの平面図であシ、通常中央
部がメモリ素子領域４ノ、その外側が周辺回路領域４２
となっている。このメモリ素子領域４１にはＥＰＲＯＭ
セル（図中ＭＣで表示）が、また周辺回路領域４２には
例えばＭＣ８）ランジスタ（図中Ｔｒで表示）がそれぞ
れ形成される。FIG. 6 is a plan view of an EPROM LSI. Usually, the central part is the memory element area 4, and the outside is the peripheral circuit area 42.
It becomes. This memory element area 41 has an EPROM
A cell (indicated by MC in the figure) and a transistor (for example, MC8) (indicated by Tr in the figure) are formed in the peripheral circuit region 42, respectively.
上記ＥＰＲＯＭセル（ＭＣ）の部分を拡大して８７図に
、ＭＣ８ｌ−ランジスタ（Ｔｒ）の部分を拡大して第８
図にそれぞれ示す。第７図及び第８図に示スようにＥＰ
ＲＯＭセルのコントロールケ”−ト電極及びフローティ
ングゲート電極の二層のダート電極４３とＭＣ８）ラン
ジスタのダート電極４４とは互いに直交するように形成
される。The above EPROM cell (MC) part is enlarged in Figure 87, and the MC8l-transistor (Tr) part is enlarged in Figure 8.
Each is shown in the figure. EP as shown in Figures 7 and 8.
The two-layer dart electrode 43 of the control gate electrode and floating gate electrode of the ROM cell and the dart electrode 44 of the MC8 transistor are formed to be perpendicular to each other.
以下、第７図の■−■、＝に沿う断面を示す第９図（ａ
）〜（ｄ）及び第８図のＸ−Ｘ線に沿う断面を示す＠１
０図（ａ）〜（ｄ）を参照して本発明方法を詳細に説明
する。Below, Figure 9 (a
) to (d) and the cross section along the X-X line in Figure 8 @1
The method of the present invention will be explained in detail with reference to FIGS. 0(a) to (d).
まず、ｐ型シリコン基板５１表面にフィールド酸化膜５
２を形成する。次に、常法に従い、メモリ素子領域では
フィールド酸化膜５２によって囲まれた基板５ノ上に第
１のダート酸化膜５３を介してフローティングダート電
極５４を形成し、更にフローティングｒ−）電極５４上
に第２のダート酸化膜５５を介してコントロールダート
電極５６を形成する。また、周辺回路領域ではフィール
ド酸化膜５２によって囲まれた基板５１上にダート酸化
膜５７を介してダート電極５８を形成する。なお、ＭＯ
Ｓトランジスタのｆ−ト電極５８は第１層のｒ−ト電極
材料（例えば多結晶シリコン）で形成してもよいし、第
２層のダート電極材料で形成してもよい（第９図（ａ）
及び第１０図（、）図示）。First, a field oxide film 5 is formed on the surface of a p-type silicon substrate 51.
form 2. Next, according to a conventional method, a floating dirt electrode 54 is formed on the substrate 5 surrounded by the field oxide film 52 in the memory element region via the first dirt oxide film 53, and further on the floating r-) electrode 54. A control dirt electrode 56 is formed through the second dirt oxide film 55. Further, in the peripheral circuit region, a dirt electrode 58 is formed on the substrate 51 surrounded by the field oxide film 52 with a dirt oxide film 57 interposed therebetween. In addition, M.O.
The f-to electrode 58 of the S transistor may be formed from a first layer of r-to electrode material (for example, polycrystalline silicon) or may be formed from a second layer of dart electrode material (see FIG. 9). a)
and FIG. 10 (, ).
次いで、ＥＰＲＯＭセルのコントロールダート電極５６
等及びＭＣ８）ランジスタのダート電極５８をマスクト
シてＥＰＲＯＭセルのコントロールダート電極５６等の
ダート長方向と平行に（゛第６図〜第８図に矢印で図示
）斜め上方から例えば砒素をソース、ドレイン形成のた
めに高ドーズ量でイオン注入する。この際、メモリ素子
領域ではコントロールダート電極５６等に遮られてソー
ス、ドレイン領域となる領域の一方でチャネル領域近傍
に砒素がイオン注入されない。Next, the control dart electrode 56 of the EPROM cell
etc. and MC8) Mask the dart electrode 58 of the transistor and apply arsenic, for example, to the source and drain parallel to the dart length direction of the control dirt electrode 56 of the EPROM cell (indicated by arrows in FIGS. 6 to 8) from diagonally above. For formation, ions are implanted at a high dose. At this time, in the memory element region, arsenic ions are not implanted in the vicinity of the channel region, which is one of the regions that will become the source and drain regions because it is blocked by the control dart electrode 56 and the like.
これに対して、周辺回路領域ではダート電極ｓ ｓ カ
ＥＦＲＯＭセルのコントロールダート電極５６等と直交
するように設けられているので、砒素イオンがダート電
極５８に遮られることはない（第９図（ｂ）及び第１０
図（ｂ）図示）。On the other hand, in the peripheral circuit area, the dart electrodes are provided perpendicularly to the control dirt electrodes 56 of the EFROM cells, so that the arsenic ions are not blocked by the dirt electrodes 58 (see FIG. 9). b) and 10th
Figure (b) shown).
次いで、 ＥＰＲＯＭセルのコントロールゲート電極５
６等及びＭＯＳ ）ランジスタのダート電極５８をマス
クとして、例えば砒素を鉛直方向から低ドーズ量でイオ
ン注入する（第９図（Ｃ）及び第１０図（Ｃ）図示）。Next, the control gate electrode 5 of the EPROM cell
6 etc. and MOS) Using the dirt electrode 58 of the transistor as a mask, ions of, for example, arsenic are implanted vertically at a low dose (as shown in FIGS. 9(C) and 10(C)).
次いで、熱処理によシネ細物を活性化し、メモリ素子領
域ではチャネル領域近傍の低濃度（ｎ型）拡散層５９ｍ
及びこれに隣接する高濃度（ｎ＋型）拡散層５９ｂから
なるｎ型領域５９と、高濃度（ｎ＋型）拡散層からなる
計型領域６０とを形成する。また、周辺回路領域では層
型ソース、ドレイン領域６１．６２を形成する。つづい
て、全面に眉間絶縁膜６３を堆積した後、コンタクトホ
ールを開孔する。つづいて、全面にＡｔ膜を堆積した後
、パターニングしてＡｔ配線６４．・・・を形成し、Ｅ
ＰＲＯＭセル及びＭＯＳ ）ランジスタを有するＥＰＲ
ＯＭ ＬＳＩを製造する（第９図（ｄ）及び第１０図（
ｄ）図示）。Next, the thin film is activated by heat treatment, and in the memory element region, a low concentration (n-type) diffusion layer 59m near the channel region is formed.
Next, an n-type region 59 made of a high concentration (n+ type) diffusion layer 59b and a meter-shaped region 60 made of a high concentration (n+ type) diffusion layer are formed. Furthermore, layered source and drain regions 61 and 62 are formed in the peripheral circuit region. Subsequently, after depositing a glabellar insulating film 63 on the entire surface, contact holes are formed. Subsequently, after depositing an At film on the entire surface, patterning is performed to form an At wiring 64. ..., forming E
EPR with PROM cell and MOS) transistor
Manufacture OM LSI (Fig. 9(d) and Fig. 10(
d) As shown).
しかして、本発明方法によれば、ＥＰＲＯＭセルのコン
トロールゲート電極５６等とＭＯＳ ）ランジスタのダ
ート電極５８とを直交するように形成しておき、コント
ロールゲート電極５６等のダート長方向に平行な斜め上
方からの高ドーズイオン注入と、鉛直上方からの低ドー
ズイオン注入とを行なうことにより、写真蝕刻工程を追
加することな（、ＥＰＲＯＭセルのソース、ドレイン領
域となる領域の一方、すなわちｎ型領域５９にのみチャ
ネル領域近傍に低濃度（ｎ型）拡散層５９ｈを設けるこ
とができる。したがって、誤書込みを有効に防止できる
ＥＰＲＯＭセルと通常のＭＯＳ ）う／ジスタとを極め
て簡便な工程で形成することができる。According to the method of the present invention, the control gate electrode 56 etc. of the EPROM cell and the dart electrode 58 of the MOS transistor are formed so as to be perpendicular to each other, and the control gate electrode 56 etc. is diagonally parallel to the dart length direction. By performing high-dose ion implantation from above and low-dose ion implantation from vertically above, it is possible to eliminate the need for an additional photolithography process (one of the regions that will become the source and drain regions of the EPROM cell, that is, the n-type region). A low concentration (n-type) diffusion layer 59h can be provided in the vicinity of the channel region only in 59. Therefore, an EPROM cell that can effectively prevent erroneous writing and a normal MOS transistor can be formed in an extremely simple process. be able to.
なお、上記実施例では砒素の尚ドーズイオン注入を行な
った後、低ドーズイオン注入を行なったが、この順序は
逆でもよい。Incidentally, in the above embodiment, the low-dose ion implantation of arsenic was performed after the low-dose ion implantation, but this order may be reversed.
また、以上の説明ではｎチャネルのものについて述べだ
が、ｐチャネルのものでも同様な効果が得られることは
勿論である。Further, in the above explanation, an n-channel type has been described, but it goes without saying that similar effects can be obtained with a p-channel type.
以上詳述した如く、本発明によれば記憶素子のソース、
ドレイン領域となる領域のうち一方にのみチャネル領域
近傍に低濃度拡散層が設けられた高性能かつ高集積度の
半導゛体記憶装置を簡便な工程で製造し得る方法を提供
できるものである。As detailed above, according to the present invention, the source of the memory element,
It is possible to provide a method for manufacturing a high-performance, highly integrated semiconductor memory device in which a low concentration diffusion layer is provided in the vicinity of a channel region only in one of the regions that will become the drain region, using a simple process. .
第１図は従来のＥＰＲＯＭセルの断面図、第２図は改良
されたＥＰＲＯＭセルの断面図、第３図（、）及び（ｂ
）は第２図図示のＥＰＲＯＭセルの製造方法を示す断面
図、第４図はＥＰＲＯＭセルの読出し時に発生する空乏
層の説明図、第５図（、）及び（ｂ）はそれぞれ第１図
及び第２図図示のＥＰＲＯＭセルの電界の分布状態図、
第６図はＥＦＲＯＭ ＬＳＩの平面図、第７図及び第８
図はそれぞれ本発明の実施例において製造されるＥＰＲ
ＯＭセル及びＭＯＳ ）ランノスタの平面図、第９図（
、）〜（ｄ）は本発明の実施例におけるＥＰＲＯＭセル
部分の製造工程を示す断面図、第１０図＜＝＞〜（ｄ）
は本発明の実施例におけるＭＯＳ ）ランジスタ部分の
製造工程を示す断面図でおる。
４１・・・メモリ素子領域、４２・・・周辺回路領域、
４３・・・ＥＰＲＯＭセルのｆ−）電極、４４・・・Ｍ
ＯＳ ）ランジスタのダート電極、５１・・・ｐ型シリ
コン基板、５２・・・フィールド敵化膜、５３・・・第
１のダート酸化膜、５４・・・フローティングｒ−）電
極、５５・・・第２のダート酸化膜、５６・・・コント
ロールゲート電極、５７・・・ダート酸化膜、５８・・
・ダート電極、５９ａ・・・低濃度（ｎ氾）拡散層、５
９ｂ・・・高濃度（ｎ＋型）拡散層、５９・・・ｎ型゛
領域、６０・・・層型領域、６１．６２・・・ｎ＋型ン
ソー。
ドレイン領域、６３・・・層間絶縁膜、６４・・・Ａｔ
配線。
出願人代理人 弁理士 鈴 江 武 彦第１図
第２図
第３図
Ｓ３
＼ ＼ ＼ ＼ ＼ ＼ ＼ ＼ ＼
第４図
４
第５図
第６図
第７図 第８図
ＸFig. 1 is a cross-sectional view of a conventional EPROM cell, Fig. 2 is a cross-sectional view of an improved EPROM cell, and Figs.
) is a cross-sectional view showing the manufacturing method of the EPROM cell shown in FIG. The electric field distribution diagram of the EPROM cell shown in FIG. 2,
Figure 6 is a plan view of the EFROM LSI, Figures 7 and 8.
Each figure shows an EPR produced in an embodiment of the present invention.
OM cell and MOS) Plane view of Runnostar, Figure 9 (
, ) to (d) are cross-sectional views showing the manufacturing process of the EPROM cell portion in the embodiment of the present invention, and Fig. 10<=> to (d)
1 is a cross-sectional view showing the manufacturing process of a MOS transistor portion in an embodiment of the present invention. 41...Memory element area, 42...Peripheral circuit area,
43... EPROM cell f-) electrode, 44...M
OS) dirt electrode of transistor, 51... p-type silicon substrate, 52... field enemy film, 53... first dirt oxide film, 54... floating r-) electrode, 55... Second dirt oxide film, 56... Control gate electrode, 57... Dirt oxide film, 58...
- Dirt electrode, 59a...Low concentration (n flood) diffusion layer, 5
9b...High concentration (n+ type) diffusion layer, 59...n type 'region, 60... layer type region, 61.62... n+ type source. Drain region, 63... Interlayer insulating film, 64... At
wiring. Applicant's representative Patent attorney Takehiko Suzue Figure 1 Figure 2 Figure 3 S3 \ \ \ \ \ \ \ \ \ \ Figure 4 4 Figure 5 Figure 6 Figure 7 Figure 8 X
Claims (1)
造するにあたシ、記憶素子のダート電極と周辺回路のト
ランジスタのダート電極とを互いにダート長方向が直交
するように形成する工程と、記憶素子のダート長方向に
平行に斜め上方から基板と逆導電型の不純物を高ドーズ
最でイオン注入する工程と、鉛直上方から基板と逆導電
型の不純物を低ドーズ量でイオン注入する工程とを具備
したことを特徴とする半導体記憶装置の製造方法。In order to manufacture a read-only semiconductor memory device in which information can be rewritten, there are two steps: forming a dirt electrode of a memory element and a dirt electrode of a transistor of a peripheral circuit so that the dart length directions are perpendicular to each other; A process of ion-implanting an impurity of a conductivity type opposite to that of the substrate at a high dose from diagonally above parallel to the dart length direction of the element, and a process of ion-implanting an impurity of a conductivity type opposite to that of the substrate at a low dose from vertically above. A method of manufacturing a semiconductor memory device, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21904583A JPS60110171A (en) | 1983-11-21 | 1983-11-21 | Manufacture of semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21904583A JPS60110171A (en) | 1983-11-21 | 1983-11-21 | Manufacture of semiconductor memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60110171A true JPS60110171A (en) | 1985-06-15 |
Family
ID=16729392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21904583A Pending JPS60110171A (en) | 1983-11-21 | 1983-11-21 | Manufacture of semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60110171A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62276878A (en) * | 1986-05-26 | 1987-12-01 | Hitachi Ltd | Semiconductor memory |
| US5472891A (en) * | 1986-05-26 | 1995-12-05 | Hitachi, Ltd. | Method of manufacturing a semiconductor device |
| US5904518A (en) * | 1988-11-09 | 1999-05-18 | Hitachi, Ltd. | Method of manufacturing a semiconductor IC device having single transistor type nonvolatile memory cells |
-
1983
- 1983-11-21 JP JP21904583A patent/JPS60110171A/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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