JPH02292869A - 同一平面フラッシュepromセル及びその製造方法 - Google Patents
同一平面フラッシュepromセル及びその製造方法Info
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- JPH02292869A JPH02292869A JP2001440A JP144090A JPH02292869A JP H02292869 A JPH02292869 A JP H02292869A JP 2001440 A JP2001440 A JP 2001440A JP 144090 A JP144090 A JP 144090A JP H02292869 A JPH02292869 A JP H02292869A
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- 238000004519 manufacturing process Methods 0.000 title description 6
- 239000004065 semiconductor Substances 0.000 claims abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 32
- 229920005591 polysilicon Polymers 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 13
- 239000002019 doping agent Substances 0.000 claims description 12
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 10
- 229910052698 phosphorus Inorganic materials 0.000 claims description 9
- 239000011574 phosphorus Substances 0.000 claims description 9
- 229910052785 arsenic Inorganic materials 0.000 claims description 8
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 3
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 claims description 3
- GNFTZDOKVXKIBK-UHFFFAOYSA-N 3-(2-methoxyethoxy)benzohydrazide Chemical group COCCOC1=CC=CC(C(=O)NN)=C1 GNFTZDOKVXKIBK-UHFFFAOYSA-N 0.000 claims 2
- 230000001590 oxidative effect Effects 0.000 claims 1
- 230000005669 field effect Effects 0.000 abstract description 5
- 230000000694 effects Effects 0.000 abstract description 4
- 238000009413 insulation Methods 0.000 abstract 3
- 239000000758 substrate Substances 0.000 description 11
- 230000015556 catabolic process Effects 0.000 description 8
- 238000002347 injection Methods 0.000 description 7
- 239000007924 injection Substances 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 239000002784 hot electron Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000009281 ultraviolet germicidal irradiation Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
- H01L21/2815—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects part or whole of the electrode is a sidewall spacer or made by a similar technique, e.g. transformation under mask, plating
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、一般に、半導体メモリアレイに係り、より詳
細には、フラッシュEPROMセル及びアレイに係る。
細には、フラッシュEPROMセル及びアレイに係る。
従来の技術
EPROMセルは、電界効果トランジスタのチャンネル
領域と制御ゲートとの間に配置されたフローティングゲ
ートに電荷を選択的に捕獲する電気的にプログラム可能
な装置である。フローティングゲートをプログラムする
際には、制御ゲート及びドレインに高電圧を印加するこ
とによりホット電子チャンネル電流注入が生じる。チャ
ンネルtn流からの電子がフローティングゲートに注入
されて、トランジスタのVtを増加させる。プログラム
されたEPROMは、その装置に紫外線を加えることに
よって消去される。それ故、パッケージされたEPRO
M装置は、半導体装置に紫外線を照射するための窓をパ
ッケージに必要とする。
領域と制御ゲートとの間に配置されたフローティングゲ
ートに電荷を選択的に捕獲する電気的にプログラム可能
な装置である。フローティングゲートをプログラムする
際には、制御ゲート及びドレインに高電圧を印加するこ
とによりホット電子チャンネル電流注入が生じる。チャ
ンネルtn流からの電子がフローティングゲートに注入
されて、トランジスタのVtを増加させる。プログラム
されたEPROMは、その装置に紫外線を加えることに
よって消去される。それ故、パッケージされたEPRO
M装置は、半導体装置に紫外線を照射するための窓をパ
ッケージに必要とする。
発明が解決しようとする課題
EEPROMメモリセルは、電気的にプログラム可能で
あり且つ電気的に消去可能である。フローティングゲー
トと、ソース又はドレイン電極との間に薄い酸化物が設
けられ、プログラミングのための酸化物を通して電子の
トンネル効果を生じさせ、セルを消去することができる
。然し乍ら、EEPROMはセルを消去する際の紫外線
照射の必要性を排除するが、セルの構造体は、適切にビ
ットを消去するために選択的なトランジスタをメモリト
ランジスタにカスケード接続する必要があるので大きな
ものとなる。
あり且つ電気的に消去可能である。フローティングゲー
トと、ソース又はドレイン電極との間に薄い酸化物が設
けられ、プログラミングのための酸化物を通して電子の
トンネル効果を生じさせ、セルを消去することができる
。然し乍ら、EEPROMはセルを消去する際の紫外線
照射の必要性を排除するが、セルの構造体は、適切にビ
ットを消去するために選択的なトランジスタをメモリト
ランジスタにカスケード接続する必要があるので大きな
ものとなる。
消去動作中に全メモリアレイを同時に消去することので
きるフラッシュEEPROM構造体が知られている。セ
ルの消去には電子のトンネル効果が利用される。薄いト
ンネル酸化物が必要とされると共に、制御ゲートがフロ
ーティングゲートにオーバーラップするような分割ゲー
ト構造体を使用するために、製造収率の問題を招くと共
に、セルのサイズが大きなものとなる。
きるフラッシュEEPROM構造体が知られている。セ
ルの消去には電子のトンネル効果が利用される。薄いト
ンネル酸化物が必要とされると共に、制御ゲートがフロ
ーティングゲートにオーバーラップするような分割ゲー
ト構造体を使用するために、製造収率の問題を招くと共
に、セルのサイズが大きなものとなる。
そこで、本発明の目的は、改良されたフラツシュEPR
OMを提供することにある。
OMを提供することにある。
本発明の別の目的は、標準的なポリシリコンの電界効果
トランジスタ製造プロセスに匹敵するフラッシュEPR
OMセルの製造方法を提供することである。
トランジスタ製造プロセスに匹敵するフラッシュEPR
OMセルの製造方法を提供することである。
本発明の更に別の目的は、EPROMセルに匹敵するサ
イズのフラッシュEPROMセルを提供することである
。
イズのフラッシュEPROMセルを提供することである
。
本発明の更に別の目的は、プログラミングや消去にトン
ネル効果酸化物を必要としないフラッシュEPROMセ
ルを提供することである。
ネル効果酸化物を必要としないフラッシュEPROMセ
ルを提供することである。
本発明の特徴は、電界効果トランジスタのチャンネルの
導通を制御するために制御ゲート及びフローティングゲ
ートが直列に配列されたセル構造体にある。
導通を制御するために制御ゲート及びフローティングゲ
ートが直列に配列されたセル構造体にある。
本発明の更に別の特徴は、第1ポリシリコン材料で形成
された制御ゲートと、第2ポリシリコン材料で形成され
た制御ゲートにあり、即ちこれら2つのゲートが一般的
に同一平面で且つオーバーラップしないことにある。
された制御ゲートと、第2ポリシリコン材料で形成され
た制御ゲートにあり、即ちこれら2つのゲートが一般的
に同一平面で且つオーバーラップしないことにある。
本発明の更に別の特徴は、全セルアレイを全体的に消去
するのではなく選択されたセルをバイト消去することで
ある。
するのではなく選択されたセルをバイト消去することで
ある。
本発明の更に別の特徴は、EPROMセルトランジスタ
の制御ゲートの少なくとも片側に設けたフィラメントフ
ローティングゲートにある。
の制御ゲートの少なくとも片側に設けたフィラメントフ
ローティングゲートにある。
課題を解決するための手段
簡単に述べると、フラッシュEPROMセルは、本発明
によれば、半導体本体のアクティブなトランジスタ領域
上に第1のドープされたポリシリコン材料から制御ゲー
ト構造体を形成することによって製造される。第lボシ
リコン層の制御ゲートは、選択的なエッチングによって
定められ、そして制御ゲートの表面は、例えば、酸化物
によって絶縁される。次いで、第2のドープされたポリ
シリコン層がアクティブなトランジスタ領域の上と、絶
縁された制御ゲート構造体の上とに形成される。第2の
ポリシリコン層は、制御ゲート構造体のエッジの周りが
厚くなっているのが重要である。従って、第2のポリシ
リコン層を非等方性エッチング材又は反応イオンエッチ
ングによってエッチングして、制御ゲート構造体の上の
第2のポリシリコン材料を除去する一方、第2のポリシ
リコン材料の一部分が制御ゲート構造体の周囲に保たれ
るようにすることができる。この残りの部分は、セルを
プログラミングするのに用いる同一平面フィラメントの
フローティングゲートとなる。
によれば、半導体本体のアクティブなトランジスタ領域
上に第1のドープされたポリシリコン材料から制御ゲー
ト構造体を形成することによって製造される。第lボシ
リコン層の制御ゲートは、選択的なエッチングによって
定められ、そして制御ゲートの表面は、例えば、酸化物
によって絶縁される。次いで、第2のドープされたポリ
シリコン層がアクティブなトランジスタ領域の上と、絶
縁された制御ゲート構造体の上とに形成される。第2の
ポリシリコン層は、制御ゲート構造体のエッジの周りが
厚くなっているのが重要である。従って、第2のポリシ
リコン層を非等方性エッチング材又は反応イオンエッチ
ングによってエッチングして、制御ゲート構造体の上の
第2のポリシリコン材料を除去する一方、第2のポリシ
リコン材料の一部分が制御ゲート構造体の周囲に保たれ
るようにすることができる。この残りの部分は、セルを
プログラミングするのに用いる同一平面フィラメントの
フローティングゲートとなる。
その後、フィラメントフローティングゲート構造体の付
近のアクティブな領域にドーパントを導入することによ
りソース及びドレイン領域が形成される。その後の熱処
理により、フィラメント電極の一部分の下でドーパント
の拡散が生じ、フィラメントフローティングゲートがソ
ース及びドレイン領域の少なくとも一方の上に横たわる
。
近のアクティブな領域にドーパントを導入することによ
りソース及びドレイン領域が形成される。その後の熱処
理により、フィラメント電極の一部分の下でドーパント
の拡散が生じ、フィラメントフローティングゲートがソ
ース及びドレイン領域の少なくとも一方の上に横たわる
。
1つの実施例においては、フィラメントがソース及びド
レインの両方の側の制御ゲートの周囲を取り巻き、構造
体の構造が対称的なものとなる。
レインの両方の側の制御ゲートの周囲を取り巻き、構造
体の構造が対称的なものとなる。
別の実施例においては、フィラメントフローティングゲ
ートが制御ゲートの片側のみに保持され、構造体が非対
称なものとなる。フィラメントが制御電極の両側にある
場合、フィラメントは制御ゲート上の導電性ブリッジに
よって接続することができ、これにより、同じ側で読み
取り及びプログラム制御を行なうことができると共に、
ドレイン/ソースの切り換えの必要性を排除することが
できる。
ートが制御ゲートの片側のみに保持され、構造体が非対
称なものとなる。フィラメントが制御電極の両側にある
場合、フィラメントは制御ゲート上の導電性ブリッジに
よって接続することができ、これにより、同じ側で読み
取り及びプログラム制御を行なうことができると共に、
ドレイン/ソースの切り換えの必要性を排除することが
できる。
ソース及びドレイン領域を形成する場合、好ましくは、
龜素及び燐の両方のn型ドーパントがアクティブな領域
に導入される。燐よりも高い濃度の砒素を用いることに
より、燐の高速拡散により、p型ドープのチャンネル領
域と共に徐々に傾斜するドーパントプロファイルが形成
される。これは、より高い接合ブレークダウン電圧を与
え、セルを消去するのに必要な所要ゲート助成ブレーク
ダウンを容易にする。
龜素及び燐の両方のn型ドーパントがアクティブな領域
に導入される。燐よりも高い濃度の砒素を用いることに
より、燐の高速拡散により、p型ドープのチャンネル領
域と共に徐々に傾斜するドーパントプロファイルが形成
される。これは、より高い接合ブレークダウン電圧を与
え、セルを消去するのに必要な所要ゲート助成ブレーク
ダウンを容易にする。
これにより生じる構造体は、メモリトランジスタのソー
スとドレインとの間にチャンネル領域を横切って直列に
制御ゲート電極及びフローテイングフィラメントゲート
電極を有する。制御ゲートに読み取り電圧を印加する際
に電流を導通するようにセルが「1」としてプログラム
されるときには、フィラメントゲートがそのしたのチャ
ンネル領域に空乏モードをとらせるように荷電される。
スとドレインとの間にチャンネル領域を横切って直列に
制御ゲート電極及びフローテイングフィラメントゲート
電極を有する。制御ゲートに読み取り電圧を印加する際
に電流を導通するようにセルが「1」としてプログラム
されるときには、フィラメントゲートがそのしたのチャ
ンネル領域に空乏モードをとらせるように荷電される。
然し乍ら、制御ゲートの下のチャンネル領域は、依然と
してエンハンスメントモードにあり、読み取りサイクル
中以外はソースとドレインとの間に漏れ電流が流れない
。これに対し、セルが「0」としてプログラムされて読
み取りサイクル中に電流が流れないときには、フローテ
ィングフィラメント電極の電荷が読み取りサイクル中に
ソースとドレインとの間でのチャンネルを横切る導通を
防止する。
してエンハンスメントモードにあり、読み取りサイクル
中以外はソースとドレインとの間に漏れ電流が流れない
。これに対し、セルが「0」としてプログラムされて読
み取りサイクル中に電流が流れないときには、フローテ
ィングフィラメント電極の電荷が読み取りサイクル中に
ソースとドレインとの間でのチャンネルを横切る導通を
防止する。
対称的な構造体においては、セルのプログラミングに伴
い、ソースがアースされている間に制御ゲートに高い電
圧(例えば、+12V)が印加されると共にドレインに
も高い電圧(例えば、+7V)が印加されることにより
、ホット電子チャンネル電流注入が生じる。チャンネル
t!!流からの電子はフローティングフィラメント電極
に注入され、トランジスタの■しを上昇させる。従って
、セルは読み取りサイクル中非導通となる。
い、ソースがアースされている間に制御ゲートに高い電
圧(例えば、+12V)が印加されると共にドレインに
も高い電圧(例えば、+7V)が印加されることにより
、ホット電子チャンネル電流注入が生じる。チャンネル
t!!流からの電子はフローティングフィラメント電極
に注入され、トランジスタの■しを上昇させる。従って
、セルは読み取りサイクル中非導通となる。
セルの消去は、ゲート助成アバランシェブレークダウン
モードにおいてホールを注入することにより行なわれる
。制御ゲートはアースされ、ソース(又はドレイン)は
+7vにバイアスされ、一方ドレイン(又はソース)は
+15Vにバイアスされる。片方の素子に+15Vがか
かることにより装置に貫通穴があくのを防止するために
一方の素子に+7■が必要とされる。これにより、フロ
ーテイングフィラメント電極が正のホールによって荷電
され、フィラメント電極の下のチャンネル領域を空乏モ
ードにさせる。選択されたセルにおいて消去が行なわれ
、rバイト消去」という設計特徴を発揮することができ
る。
モードにおいてホールを注入することにより行なわれる
。制御ゲートはアースされ、ソース(又はドレイン)は
+7vにバイアスされ、一方ドレイン(又はソース)は
+15Vにバイアスされる。片方の素子に+15Vがか
かることにより装置に貫通穴があくのを防止するために
一方の素子に+7■が必要とされる。これにより、フロ
ーテイングフィラメント電極が正のホールによって荷電
され、フィラメント電極の下のチャンネル領域を空乏モ
ードにさせる。選択されたセルにおいて消去が行なわれ
、rバイト消去」という設計特徴を発揮することができ
る。
非対称的な構造では、プログラミング及び読み取りモー
ド中にソース及びドレイン電極を逆転しなければならな
い。然し乍ら、非対称の構造体は、セルが「x」アレイ
として配列されるような実質上のアース設計を可能とす
る。
ド中にソース及びドレイン電極を逆転しなければならな
い。然し乍ら、非対称の構造体は、セルが「x」アレイ
として配列されるような実質上のアース設計を可能とす
る。
本発明、その目的及び特徴は、添付図面を参照した以下
の詳細な説明及び特許請求の範囲から容易に明らかとな
ろう。
の詳細な説明及び特許請求の範囲から容易に明らかとな
ろう。
実施例
添付図面の第1図は、本発明によるフラッシュトランジ
スタEPROMセルの一実施例を示す断面図である。こ
のセルは、p一基体14に形成されたn+ソース10及
びn+ドレイン12を有するエンハンスメントモード電
界効果トランジスタを備えている。酸化シリコン層l6
がソース10及びドレイン12の上で基体14の表面上
に形成される。ポリシリコンの制御ゲートl8はソース
領域とドレイン領域との間で酸化物層16上に設けられ
、ポリシリコンフィラメント電極20が制御ゲートl8
の周囲に形成されて、ソース10及びドレイン12に図
示のごとくオーバーラップする。
スタEPROMセルの一実施例を示す断面図である。こ
のセルは、p一基体14に形成されたn+ソース10及
びn+ドレイン12を有するエンハンスメントモード電
界効果トランジスタを備えている。酸化シリコン層l6
がソース10及びドレイン12の上で基体14の表面上
に形成される。ポリシリコンの制御ゲートl8はソース
領域とドレイン領域との間で酸化物層16上に設けられ
、ポリシリコンフィラメント電極20が制御ゲートl8
の周囲に形成されて、ソース10及びドレイン12に図
示のごとくオーバーラップする。
第2図は、上記一実施例による第1図のセルの平面図で
あり、フィラメント電極20は制御t1極l8の周囲を
完全に取り巻き、フィラメント電極20は点線で示すよ
うにソース10及びドレイン12にオーバーラップする
。制御ゲートl8はポリシリコン層(poly 1)
22に形成され、この層は1つの列において他の制御ゲ
ートを相互接続する。
あり、フィラメント電極20は制御t1極l8の周囲を
完全に取り巻き、フィラメント電極20は点線で示すよ
うにソース10及びドレイン12にオーバーラップする
。制御ゲートl8はポリシリコン層(poly 1)
22に形成され、この層は1つの列において他の制御ゲ
ートを相互接続する。
第3図は、第1図のセルの別の平面図であり、フローテ
イングフィラメント電極20が制御ゲートl8の各側に
形成され、ソース10及びドレイン12にオーバーラッ
プしている。この実施例において、2つのフィラメント
部分20は、制御ゲートl8上の導電性ブリッジ24に
よって相互接続されている。ブリッジの巾はフィラメン
トと同じであり、ブリッジの巾はプログラミング効率を
変化させる。
イングフィラメント電極20が制御ゲートl8の各側に
形成され、ソース10及びドレイン12にオーバーラッ
プしている。この実施例において、2つのフィラメント
部分20は、制御ゲートl8上の導電性ブリッジ24に
よって相互接続されている。ブリッジの巾はフィラメン
トと同じであり、ブリッジの巾はプログラミング効率を
変化させる。
第6八図ないし第6L図を参照して以下で詳細に述べる
ように、制御電極18及びフローティング電極20は、
二重の多結晶シリコンプロセスにおいて製造され、この
プロセスでは、制御ゲートが第1ポリシリコン層から形
成され、そしてセルをプログラミングするためのフロー
ティングフィラメント電極が第2ポリシリコン層から形
成される。制御電極及びフローティング電棟は、一般に
同一平面にあり、第3図の実施例ではブリッジ24を除
くと、オーバーラップしない。
ように、制御電極18及びフローティング電極20は、
二重の多結晶シリコンプロセスにおいて製造され、この
プロセスでは、制御ゲートが第1ポリシリコン層から形
成され、そしてセルをプログラミングするためのフロー
ティングフィラメント電極が第2ポリシリコン層から形
成される。制御電極及びフローティング電棟は、一般に
同一平面にあり、第3図の実施例ではブリッジ24を除
くと、オーバーラップしない。
第4図は、第1図のセルの回路図であり、フローティン
グゲート電極20及び制御ゲート電極18は、図示され
たように、ソースとドレインとの間に3つの直列接続さ
れたチャンネル領域を効果的に形成する。直列のエンハ
ンスメントトランジスタは、ゲートがアースされたとき
にドレインとソースとの間の電流の流れを防止する。従
って、セルが「1」にプログラミングされると、セルが
読み取られないときには漏れ電流は生じない。
グゲート電極20及び制御ゲート電極18は、図示され
たように、ソースとドレインとの間に3つの直列接続さ
れたチャンネル領域を効果的に形成する。直列のエンハ
ンスメントトランジスタは、ゲートがアースされたとき
にドレインとソースとの間の電流の流れを防止する。従
って、セルが「1」にプログラミングされると、セルが
読み取られないときには漏れ電流は生じない。
第5図は,第1図のフラッシュE P R O Mセル
構造体を用いたメモリアレイの一部分を示す平面図であ
る。ポリシリコンlの層は垂直の列に形成され、各列に
おける全てのトランジスタの制御ゲー1・はpoly
1層によって相互接続される。
構造体を用いたメモリアレイの一部分を示す平面図であ
る。ポリシリコンlの層は垂直の列に形成され、各列に
おける全てのトランジスタの制御ゲー1・はpoly
1層によって相互接続される。
隣接するト・ランジスタのソース領域は、図示されたよ
うに、共通のn+ソースラインによって相互接続される
。水平の行における全てのトランジスタのドレインは金
属化部分(図示せず)によって相互接続される。
うに、共通のn+ソースラインによって相互接続される
。水平の行における全てのトランジスタのドレインは金
属化部分(図示せず)によって相互接続される。
第1図のフラッシュE P R O Mセルをプログラ
ミングするときに、高い電圧(例えば、12V)を制御
ゲートに印加しそして高い電圧(例えば、+7V)をド
レインに印加して、ソースをフローティング状態にでき
るようにすることにより、フローティングゲートへのホ
ット電子チャンネル電流注入がなされる。対称的な構造
体は、プログラミング中、読み取り中及び消去モード中
にソース及びドレインを相互接続できるようにする。チ
ャンネル電流からの電子は、poly 2フィラメン
トに注入され、poly 2フィラメントチャンネル
領域のVtを上昇させる。セルは、poly 1制御ゲ
ートトランジスタと直列なpoly2フィラメントトラ
ンジスタを有しているので、セルのVしは高くなり、そ
してセルは「オフ」状態(「0」が記憶)となる。
ミングするときに、高い電圧(例えば、12V)を制御
ゲートに印加しそして高い電圧(例えば、+7V)をド
レインに印加して、ソースをフローティング状態にでき
るようにすることにより、フローティングゲートへのホ
ット電子チャンネル電流注入がなされる。対称的な構造
体は、プログラミング中、読み取り中及び消去モード中
にソース及びドレインを相互接続できるようにする。チ
ャンネル電流からの電子は、poly 2フィラメン
トに注入され、poly 2フィラメントチャンネル
領域のVtを上昇させる。セルは、poly 1制御ゲ
ートトランジスタと直列なpoly2フィラメントトラ
ンジスタを有しているので、セルのVしは高くなり、そ
してセルは「オフ」状態(「0」が記憶)となる。
セルの消去は、ゲート助成ブレークダウンモードにおけ
るホール注入によって行なわれる。制御ゲート(pol
y 1)はアースされ、そしてソース(又はドレイン
)は7■にバイアスされ,ドレイン(又はソース)は1
5V以上にバイアスされる。これにより、フィラメント
poly 2?T! ljiは正のホールによって荷
電され、poly2フィラメントチャンネル領域を強制
的に空乏モードにする。然し乍ら、セルのVtは、直列
po1y 1制御ゲート電極エンハンスメントトランジ
スタのVしによって制限され、セルが空乏モードになる
のを防止する。このモードではトランジスタのVtが低
く、トランジスタはrlJとしてプログラミングされる
。
るホール注入によって行なわれる。制御ゲート(pol
y 1)はアースされ、そしてソース(又はドレイン
)は7■にバイアスされ,ドレイン(又はソース)は1
5V以上にバイアスされる。これにより、フィラメント
poly 2?T! ljiは正のホールによって荷
電され、poly2フィラメントチャンネル領域を強制
的に空乏モードにする。然し乍ら、セルのVtは、直列
po1y 1制御ゲート電極エンハンスメントトランジ
スタのVしによって制限され、セルが空乏モードになる
のを防止する。このモードではトランジスタのVtが低
く、トランジスタはrlJとしてプログラミングされる
。
第1図のセル構造体は、poly 1層及びpoly
2層を用いた標準的なポリシリコンプロセスによっ
て容易に形成される。第6A図ないし第6L図は、第1
図のフラッシュEPROMトランジスタセルの製造段階
を示す断面図である。
2層を用いた標準的なポリシリコンプロセスによっ
て容易に形成される。第6A図ないし第6L図は、第1
図のフラッシュEPROMトランジスタセルの製造段階
を示す断面図である。
最初に、第6A図に示すように、20Ωcmのp一型の
シリコン基体30が設けられる。第6B図において、酸
化シリコン31及び窒化シリコン32が基体30の表面
に形成される。次いで、第6C図において、トランジス
タのアクティブな領域がホトレジスト33、窒化物53
2及び酸化物層31によってマスクされ、基体3oの一
部分を露出させる。第6D図において、フィールドイン
プラント及びフィールド酸化物が標質的な処理技術によ
って基体30の露出した表面領域に形成される。
シリコン基体30が設けられる。第6B図において、酸
化シリコン31及び窒化シリコン32が基体30の表面
に形成される。次いで、第6C図において、トランジス
タのアクティブな領域がホトレジスト33、窒化物53
2及び酸化物層31によってマスクされ、基体3oの一
部分を露出させる。第6D図において、フィールドイン
プラント及びフィールド酸化物が標質的な処理技術によ
って基体30の露出した表面領域に形成される。
その後、第6E図において、基体のアクティブなトラン
ジスタ領域にボロンのインプラント36が形成され、■
しが0,5Vに調整される。次いで、アクティブなトラ
ンジスタ領域上から酸化物が剥離され、ゲート酸化物が
再成長される。第1のドープされたポリシリコン層37
が基体の表面上に形成され、次いで、第6G図に示すよ
うにエッチングされて、制御ゲート38を形成すると共
に、第6 H図に39で示すように酸化されて、トラン
ジスタ構造体の制御ゲート電極が形成される。
ジスタ領域にボロンのインプラント36が形成され、■
しが0,5Vに調整される。次いで、アクティブなトラ
ンジスタ領域上から酸化物が剥離され、ゲート酸化物が
再成長される。第1のドープされたポリシリコン層37
が基体の表面上に形成され、次いで、第6G図に示すよ
うにエッチングされて、制御ゲート38を形成すると共
に、第6 H図に39で示すように酸化されて、トラン
ジスタ構造体の制御ゲート電極が形成される。
その後、第61図に示すように、第2のドープされたポ
リシリコン(poly 2)層40が化学蒸着(CV
D)により基体表面上と制御ゲート38上とに付着され
、酸化物39がpoly2層をゲート電極38から電気
的に絶緑する。po1y 2層は、CVD付着の合致
特性により、poly 1のライン及び制御電極38
の周囲がより厚くなっている。
リシリコン(poly 2)層40が化学蒸着(CV
D)により基体表面上と制御ゲート38上とに付着され
、酸化物39がpoly2層をゲート電極38から電気
的に絶緑する。po1y 2層は、CVD付着の合致
特性により、poly 1のライン及び制御電極38
の周囲がより厚くなっている。
本発明の1つの特徴によれば、非等方性反応のイオンプ
ラズマエッチング(R I E)を用いて、poly
2層が制御電極上から除去される。然し乍ら、このエ
ッチングは、制御電極38の周りの厚いpoly 2
層が第6j図に41で示すように残されるよう時間的に
制限される。この残されたpoly 2層は、セルの
フィラメントフローティングゲート電極となる。第6K
図において、第2のマスクを使用し、隣接トランジスタ
のゲートm極を相互接続するpoly lストリップ
に沿って隣接トランジスタ間のポリシリコン2層40が
除去される。
ラズマエッチング(R I E)を用いて、poly
2層が制御電極上から除去される。然し乍ら、このエ
ッチングは、制御電極38の周りの厚いpoly 2
層が第6j図に41で示すように残されるよう時間的に
制限される。この残されたpoly 2層は、セルの
フィラメントフローティングゲート電極となる。第6K
図において、第2のマスクを使用し、隣接トランジスタ
のゲートm極を相互接続するpoly lストリップ
に沿って隣接トランジスタ間のポリシリコン2層40が
除去される。
更に、本発明の別の特徴によれば、ヒ素及び燐の2つの
n一型ドーパントをインプランテーションしそして拡散
することによりアクティブなトランジスタ領域にソース
及びドレイン領域が形成される。ヒ素の密度は燐の密度
より高く、ヒ素と燐のインプランテーションに続くその
後の熱処理において、燐が急速に拡散し、第6L図に示
すようなドーパント密度プロファイルが生じる。ヒ素は
、ソース及びドレインのn+領域を榴成し、そして燐は
、ソース及びドレインのn一部分を描成する。燐の横方
向拡散により、ソース及びドレイン領域がフィラメント
電極とオーバーラップし、これは、各トランジスタセル
をプログラミング及び消去するときに必要なものである
。更に、n十ヒ素及びn一燐領域によって与えられるド
ーパン,ト密度プロファイルは、プログラムされたトラ
ンジスタを消去するための高いゲート助成ブレークダウ
ンを許す。上記したように、フラッシュ消去のゲート助
成ブレークダウンを得るためには15V程度の高い電圧
が必要であり、ドーパントプロファイルにより、ソース
接点とドレイン接点との問のp−n接合と、n一チャン
ネル領域とで高い逆バイアス電圧に耐えられるようにな
る。急激なn + / p一接合では、高い電圧に耐え
ることができず、10ないし12Vでブレークダウンす
る。
n一型ドーパントをインプランテーションしそして拡散
することによりアクティブなトランジスタ領域にソース
及びドレイン領域が形成される。ヒ素の密度は燐の密度
より高く、ヒ素と燐のインプランテーションに続くその
後の熱処理において、燐が急速に拡散し、第6L図に示
すようなドーパント密度プロファイルが生じる。ヒ素は
、ソース及びドレインのn+領域を榴成し、そして燐は
、ソース及びドレインのn一部分を描成する。燐の横方
向拡散により、ソース及びドレイン領域がフィラメント
電極とオーバーラップし、これは、各トランジスタセル
をプログラミング及び消去するときに必要なものである
。更に、n十ヒ素及びn一燐領域によって与えられるド
ーパン,ト密度プロファイルは、プログラムされたトラ
ンジスタを消去するための高いゲート助成ブレークダウ
ンを許す。上記したように、フラッシュ消去のゲート助
成ブレークダウンを得るためには15V程度の高い電圧
が必要であり、ドーパントプロファイルにより、ソース
接点とドレイン接点との問のp−n接合と、n一チャン
ネル領域とで高い逆バイアス電圧に耐えられるようにな
る。急激なn + / p一接合では、高い電圧に耐え
ることができず、10ないし12Vでブレークダウンす
る。
第1図に示すフラシュEPROMセルの対称構造により
、トランジスタのソース又はドレインのいずれかからセ
ルをプログラミング及び消去することができる。然し乍
ら、制御ゲート電極の片側のみにポリシリコン2(po
ly 2)フィラメントを保持することにより非対称
のセル構造を作ることができる。これは、第7図の別の
実施例の側面図に示されている。この実施例では、第1
図の構造体と同様に、n+ソース50及びn+ドレイン
5lがp一基体52に形成され、polyl材料によっ
て制御ゲート電極54が形成されると共に、poly
2層によってフローティングフィラメント@wl56
が形成される。然し乍ら、poly 2は、制御ゲー
ト電極の片側以外のところからエッチング材によって除
去される。
、トランジスタのソース又はドレインのいずれかからセ
ルをプログラミング及び消去することができる。然し乍
ら、制御ゲート電極の片側のみにポリシリコン2(po
ly 2)フィラメントを保持することにより非対称
のセル構造を作ることができる。これは、第7図の別の
実施例の側面図に示されている。この実施例では、第1
図の構造体と同様に、n+ソース50及びn+ドレイン
5lがp一基体52に形成され、polyl材料によっ
て制御ゲート電極54が形成されると共に、poly
2層によってフローティングフィラメント@wl56
が形成される。然し乍ら、poly 2は、制御ゲー
ト電極の片側以外のところからエッチング材によって除
去される。
第8図は、セルの平面図であり、制御ゲート54の片側
にのみ設けられてドレイン51にのみオーバーラップす
るフィラメント56を示している。第9図は、poly
]の制御ゲート54とpoly 2のフィラメン
ト電極56とがソースとトレインとの間のチャンネル領
域の直列接続部分を制御する電気回路図である。
にのみ設けられてドレイン51にのみオーバーラップす
るフィラメント56を示している。第9図は、poly
]の制御ゲート54とpoly 2のフィラメン
ト電極56とがソースとトレインとの間のチャンネル領
域の直列接続部分を制御する電気回路図である。
この非対称のセル構造においては、読み取りモードとプ
ログラミング又は消去モードとの間でソース電極及びド
レイン電極を交換しなければならない。従って、メモリ
アレイのセルは、第10図に示すように、rXJマトリ
クスに整列されるのが好ましい。プログラミング中には
、7Vがドレインに印加され、].2Vが制御ゲートに
印加され、そして選択されたセルについてソースがアー
スされ、一方選択されなかったセルについてソースがフ
ローテイングできるようにされる。これは、フローティ
ングフィラメンl・電極に電子を注入し、その下のチャ
ンネル領域のvしを上昇させる。他の選択されなかった
セルは、フローティングソースライン又はフィラメント
をソース側に看し、この動作によって影響を受けない。
ログラミング又は消去モードとの間でソース電極及びド
レイン電極を交換しなければならない。従って、メモリ
アレイのセルは、第10図に示すように、rXJマトリ
クスに整列されるのが好ましい。プログラミング中には
、7Vがドレインに印加され、].2Vが制御ゲートに
印加され、そして選択されたセルについてソースがアー
スされ、一方選択されなかったセルについてソースがフ
ローテイングできるようにされる。これは、フローティ
ングフィラメンl・電極に電子を注入し、その下のチャ
ンネル領域のvしを上昇させる。他の選択されなかった
セルは、フローティングソースライン又はフィラメント
をソース側に看し、この動作によって影響を受けない。
消去動作中には、ドレインが23Vに上昇され、制御ゲ
ートがアースされ、ソースがフローティングできるよう
にされる。ゲート助成アバランシェプレークダウンによ
りフローティング電極へのホールの注入が生じる。読み
取り動作中には、ドレインがアースされ、ソースにIV
が印加され、制御ゲートに3■が印加される。セルが「
O」 (電流が流れず)にプログラムされる場合には、
トランジスタのVtが+4Vとなる。一方、セルが「1
」 (電流が流れる)にプログラムされる場合には、V
tが0,5Vである。
ートがアースされ、ソースがフローティングできるよう
にされる。ゲート助成アバランシェプレークダウンによ
りフローティング電極へのホールの注入が生じる。読み
取り動作中には、ドレインがアースされ、ソースにIV
が印加され、制御ゲートに3■が印加される。セルが「
O」 (電流が流れず)にプログラムされる場合には、
トランジスタのVtが+4Vとなる。一方、セルが「1
」 (電流が流れる)にプログラムされる場合には、V
tが0,5Vである。
発明の効果
以上、構造的に小型(EPROMセルに匹敵する)であ
り、ポリシリコンl材料が制御ゲートを形成し、そして
このポリシリコン1層と一般的に同一平面のポリシリコ
ン2層がフローティングフィラメントゲート電極を形成
するフラッシュEPROMについて説明した。制御ゲー
ト及びフィラメント・ゲートの下に横たわるチャンネル
領域は直列になっているので、フローティングゲー・ト
が空乏モードにあるときでもトランジスタセルが空乏モ
ードとなることはない。対称的なセル構造においては、
ドレイン及びソース領域がプログラミングモードと読み
取りモードとの間で逆転される必要がない。セルのプロ
グラミングがホット電子チャンネル電流注入によって行
なわれそし,て消去がゲー1・助成ブレークダウンホー
ル注入によって行なわれることが重要である。トンネル
効果酸化物は不要であり、製造工程が簡略化される。
り、ポリシリコンl材料が制御ゲートを形成し、そして
このポリシリコン1層と一般的に同一平面のポリシリコ
ン2層がフローティングフィラメントゲート電極を形成
するフラッシュEPROMについて説明した。制御ゲー
ト及びフィラメント・ゲートの下に横たわるチャンネル
領域は直列になっているので、フローティングゲー・ト
が空乏モードにあるときでもトランジスタセルが空乏モ
ードとなることはない。対称的なセル構造においては、
ドレイン及びソース領域がプログラミングモードと読み
取りモードとの間で逆転される必要がない。セルのプロ
グラミングがホット電子チャンネル電流注入によって行
なわれそし,て消去がゲー1・助成ブレークダウンホー
ル注入によって行なわれることが重要である。トンネル
効果酸化物は不要であり、製造工程が簡略化される。
特定の実施例について本発明を説明したが、上記説明は
、本発明を単に解説するものであって、本発明をこれに
限定するものではない。特許請求の範囲に規定した本発
明の真の精神及び範囲から逸脱することなく種々の変更
や用途が当業者に明らかであろう。
、本発明を単に解説するものであって、本発明をこれに
限定するものではない。特許請求の範囲に規定した本発
明の真の精神及び範囲から逸脱することなく種々の変更
や用途が当業者に明らかであろう。
第1図は、本発明の1つの実施例によるフラッシュE
P ROM トランジスタセルの断面図、第2図及び第
3図は、第1図のトランジスタセルの別の上面図、 第4図は、第1図のフラッシュEPROMトランジスタ
セルの電気回路図、 第5図は、第1図のフラッシュEPROMセルを用いた
メモリアレイの一部分を示す図、第6A図ないし第6L
図は、第1図のフラッシュEPROMトランジスタセル
を製造する段階を示した断面図、 第7図は、本発明によるフラッシュEPROMセルの別
の実施例を示す断面図、 第8図は、第7図のフラッシュEPROMセルの上面図
、 第9図は、第7図のフラッシュEPROM+−ランジス
タセルの電気回路図、そして 第10図は、第7図のフラッシュE P R O Mト
ランジスタセルを用いたメモリアレイの一部分を示す平
面図である。 10・・・ソース電極 12・・・ドレイン電極 l4・・・基体 16・・・酸化物層・制御ゲー
ト 20 ・ ・フィラメント電極 22 ・ ・第1ポリシリコン層 24 ・ ・導電性ブリッジ FIG.−4 FIG,−3 図面の浄IF(内容に変更なし) FIG.−2 FIG.−6G FIG.−68 FIG.−6I FIG.−6J FIG.−6L FIG.−7 S FIG.−9 手 続 補 正 !!(方式) 時,;乍IY長rイ 吉田文殺 殿 1′バ+’lの表示 平成2年特1作願第1440号 3. hli +Eをする者 L%件との関係 出願 人 4代 JllI 人 58補正命令の日付 平成2年4月24日
P ROM トランジスタセルの断面図、第2図及び第
3図は、第1図のトランジスタセルの別の上面図、 第4図は、第1図のフラッシュEPROMトランジスタ
セルの電気回路図、 第5図は、第1図のフラッシュEPROMセルを用いた
メモリアレイの一部分を示す図、第6A図ないし第6L
図は、第1図のフラッシュEPROMトランジスタセル
を製造する段階を示した断面図、 第7図は、本発明によるフラッシュEPROMセルの別
の実施例を示す断面図、 第8図は、第7図のフラッシュEPROMセルの上面図
、 第9図は、第7図のフラッシュEPROM+−ランジス
タセルの電気回路図、そして 第10図は、第7図のフラッシュE P R O Mト
ランジスタセルを用いたメモリアレイの一部分を示す平
面図である。 10・・・ソース電極 12・・・ドレイン電極 l4・・・基体 16・・・酸化物層・制御ゲー
ト 20 ・ ・フィラメント電極 22 ・ ・第1ポリシリコン層 24 ・ ・導電性ブリッジ FIG.−4 FIG,−3 図面の浄IF(内容に変更なし) FIG.−2 FIG.−6G FIG.−68 FIG.−6I FIG.−6J FIG.−6L FIG.−7 S FIG.−9 手 続 補 正 !!(方式) 時,;乍IY長rイ 吉田文殺 殿 1′バ+’lの表示 平成2年特1作願第1440号 3. hli +Eをする者 L%件との関係 出願 人 4代 JllI 人 58補正命令の日付 平成2年4月24日
Claims (13)
- (1)ある導電型の表面領域を有する半導体本体と、 上記表面領域に形成された逆の導電型の第1及び第2の
ドープされた領域とを具備し、これらの第1及び第2の
領域は、互いに離間されていて、トランジスタセルのソ
ース及びドレイン領域を形成しており、そしてそれらの
間にある表面領域がトランジスタのチャンネル領域を形
成し、 更に、上記チャンネル領域上にある絶縁層と、上記ソー
ス領域とドレイン領域との間で上記絶縁層上に配置され
た制御ゲート接点と、 上記ソース領域とドレイン領域との間で上記絶縁層上に
配置されたフローティングゲート接点とを具備し、この
フローティングゲートは、上記制御ゲートから離間され
且つそれと一般的に同一平面でありそして上記ソース及
びドレイン領域の少なくとも1つにオーバーラップして
いることを特徴とするフラッシュEPROMトランジス
タセル。 - (2)上記制御ゲートは、第1のドープされた多結晶シ
リコン層(Poly1)から形成され、上記フローティ
ングゲート接点は、第2のドープされた多結晶シリコン
層(Poly2)から形成される請求項1に記載のフラ
ッシュEPROMトランジスタセル。 - (3)上記フローティングゲート接点は、上記制御ゲー
トの両側に隣接する請求項2に記載のフラッシュEPR
OMトランジスタ。 - (4)上記フローティングゲート接点は、上記ソース領
域及びドレイン領域の両方にオーバーラップし、上記ト
ランジスタセルはその構造及び適用が対称的である請求
項3に記載のフラッシュEPROMトランジスタセル。 - (5)上記フローティングゲート接点は、上記制御ゲー
トの周囲を少なくとも部分的に取り巻く請求項4に記載
のフラッシュEPROMトランジスタセル。 - (6)上記フローティングゲートは、上記制御ゲートの
両側の上記フローティングゲート接点を相互接続するブ
リッジ部分を上記制御ゲートの上に備えている請求項4
に記載のフラッシュEPROMトランジスタセル。 - (7)上記ソース領域及びドレイン領域の各々は、上記
逆の導電型のドーパントの濃度が変化する請求項4に記
載のフラッシュEPROMトランジスタセル。 - (8)上記ドーパントの変化する濃度は、n+ドーパン
トの濃度を形成する砒素と、n−ドーパントの濃度を形
成する燐とを含む請求項7に記載のフラッシュEPRO
Mトランジスタセル。 - (9)シリコン本体にフラッシュEPROMトランジス
タセルを形成する方法において、 a)上記シリコン本体にアクティブなトランジスタ領域
を定め、これはそのアクティブなトランジスタ領域の周
りにフィールドシリコン酸化物層を成長させることによ
って行ない、 b)上記アクティブなトランジスタ領域上にシリコン酸
化物層を成長させ、 c)上記アクティブなトランジスタ領域上に第1のドー
プされたポリシリコン層を付着させ、d)上記第1のド
ープされたポリシリコン層をエッチングして、上記アク
ティブなトランジスタ領域の中間部分に制御ゲート電極
を形成し、e)上記制御ゲート電極の表面を酸化し、 f)上記アクティブなトランジスタ領域の上及び上記制
御ゲート電極の上に第2のドープされたポリシリコン層
を付着し、 g)上記制御ゲート電極の少なくとも片側に隣接すると
ころを除いて上記第2のドープされたポリシリコン層を
エッチングによって除去して、上記制御ゲート電極の付
近にフローティングゲート電極を形成し、そして h)上記アクティブなトランジスタ領域にソース及びド
レイン領域を形成し、このソース及びドレイン領域はチ
ャンネル領域によって分離されており、上記制御ゲート
電極及び上記フローティングゲート電極は上記チャンネ
ル領域にオーバーラップすることを特徴とする方法。 - (10)上記段階g)は、上記制御ゲート電極の両側に
フローティングゲート電極を形成する請求項9に記載の
方法。 - (11)上記フローティングゲート電極は、上記制御ゲ
ート電極の周囲を取り巻く請求項10に記載の方法。 - (12)上記段階g)は、上記制御ゲート電極の片側に
のみフローティングゲート電極を形成する請求項9に記
載の方法。 - (13)上記段階h)は、少なくとも上記ドレイン領域
に砒素及び燐を導入することを含み、上記砒素はn+領
域を形成しそして上記燐はn−領域を形成する請求項9
に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US328964 | 1989-03-27 | ||
US07/328,964 US5051793A (en) | 1989-03-27 | 1989-03-27 | Coplanar flash EPROM cell and method of making same |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02292869A true JPH02292869A (ja) | 1990-12-04 |
Family
ID=23283243
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001440A Pending JPH02292869A (ja) | 1989-03-27 | 1990-01-08 | 同一平面フラッシュepromセル及びその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5051793A (ja) |
EP (1) | EP0389721A3 (ja) |
JP (1) | JPH02292869A (ja) |
Families Citing this family (48)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US5338952A (en) * | 1991-06-07 | 1994-08-16 | Sharp Kabushiki Kaisha | Non-volatile memory |
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US6917069B2 (en) | 2001-10-17 | 2005-07-12 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with buried bit-line and vertical word line transistor |
US6566706B1 (en) | 2001-10-31 | 2003-05-20 | Silicon Storage Technology, Inc. | Semiconductor array of floating gate memory cells and strap regions |
US6541324B1 (en) | 2001-11-02 | 2003-04-01 | Silicon Storage Technology, Inc. | Method of forming a semiconductor array of floating gate memory cells having strap regions and a peripheral logic device region |
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US6861698B2 (en) | 2002-01-24 | 2005-03-01 | Silicon Storage Technology, Inc. | Array of floating gate memory cells having strap regions and a peripheral logic device region |
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US7411246B2 (en) | 2002-04-01 | 2008-08-12 | Silicon Storage Technology, Inc. | Self aligned method of forming a semiconductor memory array of floating gate memory cells with buried bit-line and raised source line, and a memory array made thereby |
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-
1989
- 1989-03-27 US US07/328,964 patent/US5051793A/en not_active Expired - Lifetime
- 1989-12-22 EP EP19890313498 patent/EP0389721A3/en not_active Withdrawn
-
1990
- 1990-01-08 JP JP2001440A patent/JPH02292869A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
EP0389721A2 (en) | 1990-10-03 |
US5051793A (en) | 1991-09-24 |
EP0389721A3 (en) | 1991-01-02 |
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