JPS60101951A - ゲ−トアレイ - Google Patents
ゲ−トアレイInfo
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- JPS60101951A JPS60101951A JP58210274A JP21027483A JPS60101951A JP S60101951 A JPS60101951 A JP S60101951A JP 58210274 A JP58210274 A JP 58210274A JP 21027483 A JP21027483 A JP 21027483A JP S60101951 A JPS60101951 A JP S60101951A
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- 239000004020 conductor Substances 0.000 claims 1
- 238000003491 array Methods 0.000 abstract description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 3
- 235000014121 butter Nutrition 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明は半導体構成のゲートアレイに関−4−る。
(口、) 従来技1fif
一般にゲートアレイは製造面に於いてセミカスタム力式
のLSI(jあって、一定数の1〜:′//ンスタから
なる多数の基本・トルおよび入出力セルが未結線の状態
で規則正しく並へられたマスクチップの上に、ロンツク
を実現するための配線バター/とコンタクトパターンを
形成して、ユーザ専用のLSIを実現するものである。
のLSI(jあって、一定数の1〜:′//ンスタから
なる多数の基本・トルおよび入出力セルが未結線の状態
で規則正しく並へられたマスクチップの上に、ロンツク
を実現するための配線バター/とコンタクトパターンを
形成して、ユーザ専用のLSIを実現するものである。
第1図(a)(b)に斯様なゲートアレイチンプの・1
を面模式図、及びそのB箇j9iの要部拡大図を示4o
第11図(a)に於い1、(1)は一定数のトランジス
タからなるノ、(:本【トルであり、該基本゛セルく1
)を数1個水・l’ 、IJ向に配置した基本セルfl
IIDo)か:復数本並タ:j配置4されでいる。く2
)は特定数のトランジスタからなる人出力セルであり、
該入出力トル(2)はテ/ノの周辺部に沿って上記基本
セル列(lO〉を取り囲んC垂面)j向及び水平方向に
夫々密接に配列されており、垂直列の各入出力セル(2
)・・・と各基本(・ル列(10)・・とが同一ピッチ
て配列されでいる。而して、各基本セル(1)(1)・
・への電源の供給は、同図fb>に示゛す如く、電#i
電圧が外部から給電されている垂直−Jj向の各人出力
セル(2)・・に設けられた電源端子PDDとアース端
子PSSとから夫々水平方向に電源線VDDとアース線
VSSとが基本セル列(10)上に延在されており、こ
の電源線VDD及びアース線VSSが電FA電圧を必要
とする基本セルく1°)<1゛)に電源コンタクトD及
びアースコンタクトSにて結線されている。
を面模式図、及びそのB箇j9iの要部拡大図を示4o
第11図(a)に於い1、(1)は一定数のトランジス
タからなるノ、(:本【トルであり、該基本゛セルく1
)を数1個水・l’ 、IJ向に配置した基本セルfl
IIDo)か:復数本並タ:j配置4されでいる。く2
)は特定数のトランジスタからなる人出力セルであり、
該入出力トル(2)はテ/ノの周辺部に沿って上記基本
セル列(lO〉を取り囲んC垂面)j向及び水平方向に
夫々密接に配列されており、垂直列の各入出力セル(2
)・・・と各基本(・ル列(10)・・とが同一ピッチ
て配列されでいる。而して、各基本セル(1)(1)・
・への電源の供給は、同図fb>に示゛す如く、電#i
電圧が外部から給電されている垂直−Jj向の各人出力
セル(2)・・に設けられた電源端子PDDとアース端
子PSSとから夫々水平方向に電源線VDDとアース線
VSSとが基本セル列(10)上に延在されており、こ
の電源線VDD及びアース線VSSが電FA電圧を必要
とする基本セルく1°)<1゛)に電源コンタクトD及
びアースコンタクトSにて結線されている。
斯様なゲートアレイは、総ゲート数が増加艷ると、チン
ブザイスが異なるばかりか、基本ヒル列(10)間の接
続配線数が多くなる事が予想され?〕為に基本セル列(
10)間の間隔Wを広く設定しな(りれはならない。と
ころが基本セル(1)中休と人出力セル(2)単体とは
夫々予しめ設計されたバター7に基ついて形成されるの
で、基本セル列(10)間の間隔Wを大きくすると、第
2図に示す′如くこの各基本セル列(10)に対応する
入出力セル(2) 間に不要なスペースXが生じ、結果
的にテンノナイスを無駄に大型化4る欠点があった。又
、逆に、総ゲート数がl1表i=−すると、基本ピルク
II(10)間の接続配線数が少なへなる°IYか予想
きれるtコもがかわらず、入出力セル(2)の垂直方向
のiJが固定である為に、−上記基本セル列(10)間
の間隔Wを狭く設定4゛る事ができ4゛、やはり、無駄
なスペースが生しる欠点があった。
ブザイスが異なるばかりか、基本ヒル列(10)間の接
続配線数が多くなる事が予想され?〕為に基本セル列(
10)間の間隔Wを広く設定しな(りれはならない。と
ころが基本セル(1)中休と人出力セル(2)単体とは
夫々予しめ設計されたバター7に基ついて形成されるの
で、基本セル列(10)間の間隔Wを大きくすると、第
2図に示す′如くこの各基本セル列(10)に対応する
入出力セル(2) 間に不要なスペースXが生じ、結果
的にテンノナイスを無駄に大型化4る欠点があった。又
、逆に、総ゲート数がl1表i=−すると、基本ピルク
II(10)間の接続配線数が少なへなる°IYか予想
きれるtコもがかわらず、入出力セル(2)の垂直方向
のiJが固定である為に、−上記基本セル列(10)間
の間隔Wを狭く設定4゛る事ができ4゛、やはり、無駄
なスペースが生しる欠点があった。
くハ)発明の目的
本発明はト述の欠点を解消する事を目的とし、総ゲート
数に依らず、左(駄なスペースの低減褒1刈ったゲート
ア[・イを提1共するものである。
数に依らず、左(駄なスペースの低減褒1刈ったゲート
ア[・イを提1共するものである。
(ニ)発明の構成
本発明のゲートλ′し・イは、゛IE源′厭圧が給@諮
れ−(いる各人出力i/ルと1□(木セル列の端部との
間隔に電源BJ線及びアースIrJ線を延在せしめ、各
人出カレルからこれ4りX電IJλlり線及びアースB
l線を介し−r、 、Il:、、本セル列に給電するも
のである。
れ−(いる各人出力i/ルと1□(木セル列の端部との
間隔に電源BJ線及びアースIrJ線を延在せしめ、各
人出カレルからこれ4りX電IJλlり線及びアースB
l線を介し−r、 、Il:、、本セル列に給電するも
のである。
(ホ)実施例
第3図に本発明のデー1アレイの=・実施例襄、ハす。
尚、本実施例に於いでは説明の簡略化の為に28ゲート
を例示している。また図中の黒丸はコ/タクトを示して
いる。同図に於いて、(1)・ 、(2)・・、(10
)・・・は、第1図と同様に基本セル、入出力セル、及
び基本セル列を示しており、本実施例のゲートアレイが
従来のそれと異なる+5iは、複数本の基本セル列(1
0)の周囲を取り囲む人IJj力セル(2)・・と、こ
の基本セル列(10)・との間にやはりこの複数本の基
本セル列(10) を取り囲む電源母線(3)とアース
母線(4)とを並設した点にある。
を例示している。また図中の黒丸はコ/タクトを示して
いる。同図に於いて、(1)・ 、(2)・・、(10
)・・・は、第1図と同様に基本セル、入出力セル、及
び基本セル列を示しており、本実施例のゲートアレイが
従来のそれと異なる+5iは、複数本の基本セル列(1
0)の周囲を取り囲む人IJj力セル(2)・・と、こ
の基本セル列(10)・との間にやはりこの複数本の基
本セル列(10) を取り囲む電源母線(3)とアース
母線(4)とを並設した点にある。
即ち、本実施例のゲートアレイに於い1は、4本の基本
セル列(lO)・・の上下左右の各水平垂直辺には夫々
密接配列した3個の入出力セル(2)(2>(2)から
なる垂直列が設置−Jられ(おり、この垂直列の各入出
力セル(2>(k )(2>のT #を端子PDDから
上記電源母線(3)に水平方向に延在した1!源線VD
Dを接続すると共に、イのアース端子PSSから上記ア
ース母1!(4>に水平)j向に延在したアース線■S
Sを接続している。−ノj、水平方向の各人出力セル(
2)(2)(2)の電源端子PDD及びブース端r−p
ssからも−I−記電源n線(3)、及び′Yアース9
B(4>に垂直Jj向に延在した電源線VDD及びアー
ス線VSSが接続されている。そして、各基本セル列(
10)・・上に水平方向に延在し、て1i tx %圧
を必要とする基本セル(1゛)の電源コンタクトDにて
接続された水゛11電源線V’[lDの両り;j^が左
右両側の垂直方向の上記電源N線〈3)にフンタクト結
合され、同しく該水平電源線V’DDと並行に各基本セ
ル列(10)・・上に水平方向に延在して電源電圧を必
要とする基本セル(l゛)のアース;JンタクISに℃
接続きれた水平アース電源線v’ssの両端が左右両側
の垂直jj向の上記アース母線(4)に:フンタクト結
合されている。
セル列(lO)・・の上下左右の各水平垂直辺には夫々
密接配列した3個の入出力セル(2)(2>(2)から
なる垂直列が設置−Jられ(おり、この垂直列の各入出
力セル(2>(k )(2>のT #を端子PDDから
上記電源母線(3)に水平方向に延在した1!源線VD
Dを接続すると共に、イのアース端子PSSから上記ア
ース母1!(4>に水平)j向に延在したアース線■S
Sを接続している。−ノj、水平方向の各人出力セル(
2)(2)(2)の電源端子PDD及びブース端r−p
ssからも−I−記電源n線(3)、及び′Yアース9
B(4>に垂直Jj向に延在した電源線VDD及びアー
ス線VSSが接続されている。そして、各基本セル列(
10)・・上に水平方向に延在し、て1i tx %圧
を必要とする基本セル(1゛)の電源コンタクトDにて
接続された水゛11電源線V’[lDの両り;j^が左
右両側の垂直方向の上記電源N線〈3)にフンタクト結
合され、同しく該水平電源線V’DDと並行に各基本セ
ル列(10)・・上に水平方向に延在して電源電圧を必
要とする基本セル(l゛)のアース;JンタクISに℃
接続きれた水平アース電源線v’ssの両端が左右両側
の垂直jj向の上記アース母線(4)に:フンタクト結
合されている。
斯る構成のゲートアレイに於いては、各入出力セル(2
)(2)・・・からの電源電圧が一拒電諒N線(3〉、
アース母線(4)間に供給された上で、各水11L電源
線V’DD及び水゛11アース線v’ssを介して各ぶ
1本セル列(10)・の基本セル(1゛)・・に給電さ
れる4Gとなるので、第3図の実施例の如く、入出力セ
ル(2〉の垂直方向のII Mより基本セル列(10)
のピッチLを小びく設定する事ができ、ノ」・規模ゲー
)アレイでは基本セル列(10)間の少数配線領域とな
る間隔Wに無駄なスペースが生じるJ+¥はない。
)(2)・・・からの電源電圧が一拒電諒N線(3〉、
アース母線(4)間に供給された上で、各水11L電源
線V’DD及び水゛11アース線v’ssを介して各ぶ
1本セル列(10)・の基本セル(1゛)・・に給電さ
れる4Gとなるので、第3図の実施例の如く、入出力セ
ル(2〉の垂直方向のII Mより基本セル列(10)
のピッチLを小びく設定する事ができ、ノ」・規模ゲー
)アレイでは基本セル列(10)間の少数配線領域とな
る間隔Wに無駄なスペースが生じるJ+¥はない。
また、入出力セル(2)の垂直方向のI’ll Mより
ノ、(本セル列(10)のピッチLを大きく設定する事
も用能であり、この場合には大規模ゲートプレイに於い
て、基本セル列(10)間の多数配線領域となる間隔W
に依存せずに、各人出力セル(2〉 を無駄なスペース
なく密接配列できる。
ノ、(本セル列(10)のピッチLを大きく設定する事
も用能であり、この場合には大規模ゲートプレイに於い
て、基本セル列(10)間の多数配線領域となる間隔W
に依存せずに、各人出力セル(2〉 を無駄なスペース
なく密接配列できる。
(へ〉 発明の効果
本発明のゲートアレイは、電源電圧か給電されている各
入出力セルと基本セル列の端部との間隔に電源/(ノ線
及びアース母線を延在せしめ、各人出力セルからこれ等
電fAN線及びアース&1線を介して基本セル列に給電
するものであるので、各人出力セルから1密接各基本セ
ル列への給電を行なっていた従来のゲートアレイとは異
なり、入出力セルを密接配置し−Cおさながら総ケー1
〜数に応し−C基本セル列間の配線領域の間隔をHf
R−I’d定J”) 4i[かできる。従って、予しめ
固定されたバクーンの入出力ヒルと基本セルとを用い=
(、無駄なスペースを設ける慣な(小規模から大規模ま
での各種のグー1アレイを実現゛4る小がi’l’ (
rF=となり、ゲートアレ1′の設計の火1」4簡略化
が図れる。
入出力セルと基本セル列の端部との間隔に電源/(ノ線
及びアース母線を延在せしめ、各人出力セルからこれ等
電fAN線及びアース&1線を介して基本セル列に給電
するものであるので、各人出力セルから1密接各基本セ
ル列への給電を行なっていた従来のゲートアレイとは異
なり、入出力セルを密接配置し−Cおさながら総ケー1
〜数に応し−C基本セル列間の配線領域の間隔をHf
R−I’d定J”) 4i[かできる。従って、予しめ
固定されたバクーンの入出力ヒルと基本セルとを用い=
(、無駄なスペースを設ける慣な(小規模から大規模ま
での各種のグー1アレイを実現゛4る小がi’l’ (
rF=となり、ゲートアレ1′の設計の火1」4簡略化
が図れる。
第1図(a)、(b)II従来のゲートプレイの下山模
式図、及び要部拡大14、第2図は従来の他力グー1ア
し・イの四部拡大図、第3図は本発明のケートアし・イ
の一実施例の半面図−(゛ある。 (1ン ・基本セル、(2) 人出カヒル、(3) 電
1’r!ノ、1線、(4) アースハフ線、(1o)・
・基本セル列。 第1図(Q) (b) 第2図
式図、及び要部拡大14、第2図は従来の他力グー1ア
し・イの四部拡大図、第3図は本発明のケートアし・イ
の一実施例の半面図−(゛ある。 (1ン ・基本セル、(2) 人出カヒル、(3) 電
1’r!ノ、1線、(4) アースハフ線、(1o)・
・基本セル列。 第1図(Q) (b) 第2図
Claims (1)
- 1)一定数のトランジスタからなる基本セルを複数個水
平ブJ向に配置した基本セル列を複数本並列配設すると
共にこれ等各基本セル列の同一端部側に間隔を設けて特
定数のトランジスタからなる人出力ヒルを垂直方向に密
接配置してなる手導体構成のゲート;rし、fに於いて
、上記各入出力セルには外部から電源電圧が給電きれて
おり、この各人出力セルと上記基本セル列の端部との間
隔に垂直方向に電源母線及びアース母線を延在セしめ、
該’Tlt fj、El線とアースN線間に上記各入出
力セルから電#電圧が供給され、さらに、該i源母線及
びアース母線と上記基本セル列の電源コンタクト及びア
ースフンタクト間を接続する為の電源線及びアース線を
各基本セル列毎に水平方向に延在ゼしめた事を特徴とす
るゲートアレイ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58210274A JPS60101951A (ja) | 1983-11-08 | 1983-11-08 | ゲ−トアレイ |
US07/183,426 US4811073A (en) | 1983-11-08 | 1988-04-18 | Gate array arrangement |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58210274A JPS60101951A (ja) | 1983-11-08 | 1983-11-08 | ゲ−トアレイ |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24774890A Division JPH063828B2 (ja) | 1990-09-17 | 1990-09-17 | ゲートアレイ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60101951A true JPS60101951A (ja) | 1985-06-06 |
JPH0358540B2 JPH0358540B2 (ja) | 1991-09-05 |
Family
ID=16586674
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58210274A Granted JPS60101951A (ja) | 1983-11-08 | 1983-11-08 | ゲ−トアレイ |
Country Status (2)
Country | Link |
---|---|
US (1) | US4811073A (ja) |
JP (1) | JPS60101951A (ja) |
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JPS63196059A (ja) * | 1987-02-10 | 1988-08-15 | Toshiba Corp | 半導体集積回路装置 |
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