JPS5999551A - アドレス生成回路 - Google Patents
アドレス生成回路Info
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- JPS5999551A JPS5999551A JP57209776A JP20977682A JPS5999551A JP S5999551 A JPS5999551 A JP S5999551A JP 57209776 A JP57209776 A JP 57209776A JP 20977682 A JP20977682 A JP 20977682A JP S5999551 A JPS5999551 A JP S5999551A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
- G06F9/342—Extension of operand address space
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はマイクロプロセ・ノサのセグメンテーション機
構のアドレス生成回路に関するものである。
構のアドレス生成回路に関するものである。
従来例の構成とその問題点
近年マイクロプロセッサの応用範囲が広がりそれに伴な
いマイクロプロセッサの高機能化がはかられてきている
。従来ミニコンピユータ又はメインフレームコンピュー
タの機能の一つであったセグメンテーション方式による
主記憶アクセス機能も1チツプのLSI(大規模集積回
路)の中に取り込まれている。
いマイクロプロセッサの高機能化がはかられてきている
。従来ミニコンピユータ又はメインフレームコンピュー
タの機能の一つであったセグメンテーション方式による
主記憶アクセス機能も1チツプのLSI(大規模集積回
路)の中に取り込まれている。
第1図はマイクロプロセッサのセグメンテーション機構
でのアドレス生成回路の従来例を示すものである。同図
において、1は命令デコーダ、2−1〜2−nはセグメ
ントのベースアドレスを格納しであるセグメントベース
レジスタ、3は命令デコーダ1から送出されるセグメン
トベース選択信号11に従って1つのセグメントベース
レジスタを選択するマルチプレクサ、4はセグメント内
偏差を格納するアドレスレジスタ、5はマ/l、 fプ
レクサ3の出力とアドレスレジスタ4の出力とを入力と
し物理アドレスを出力する加算回路である。
でのアドレス生成回路の従来例を示すものである。同図
において、1は命令デコーダ、2−1〜2−nはセグメ
ントのベースアドレスを格納しであるセグメントベース
レジスタ、3は命令デコーダ1から送出されるセグメン
トベース選択信号11に従って1つのセグメントベース
レジスタを選択するマルチプレクサ、4はセグメント内
偏差を格納するアドレスレジスタ、5はマ/l、 fプ
レクサ3の出力とアドレスレジスタ4の出力とを入力と
し物理アドレスを出力する加算回路である。
上記のような構成において、以下その動作について説明
する。まず命令を主記憶からフェッチして来たプロセッ
サはその命令の解釈を命令デコーダ1で行ないその結果
、主記憶又は入出力領域に対するアクセスが必要であっ
た時、命令の種類に応じて選択すべきセグメントベース
レジスタ2−1゜2−2.・・・2−nを指定するため
、セグメントベースレジスタ選択信号11を出力する。
する。まず命令を主記憶からフェッチして来たプロセッ
サはその命令の解釈を命令デコーダ1で行ないその結果
、主記憶又は入出力領域に対するアクセスが必要であっ
た時、命令の種類に応じて選択すべきセグメントベース
レジスタ2−1゜2−2.・・・2−nを指定するため
、セグメントベースレジスタ選択信号11を出力する。
同時に命令デコーダ1は命令の種類に応じて必要なセグ
メント内偏差アドレス信号12を出力しアドレスレジス
タ4に格納する。加算回路5によって上記マルチプレク
サ3で選択されたセグメントベースレジスタ2−1・・
・2−nの内の一つのセグメントベースレジスタの内容
と上記アドレスレジスタ4の内容とが加算され主記憶又
は入出力領域の実アドレス即ち物理アドレス13が生成
される。
メント内偏差アドレス信号12を出力しアドレスレジス
タ4に格納する。加算回路5によって上記マルチプレク
サ3で選択されたセグメントベースレジスタ2−1・・
・2−nの内の一つのセグメントベースレジスタの内容
と上記アドレスレジスタ4の内容とが加算され主記憶又
は入出力領域の実アドレス即ち物理アドレス13が生成
される。
命令の7工ツチ時においても、以上の動作はマルf 7
” レクサ3で選択されるレジスタが命令コードの入っ
ているセグメントに対応するセグメントベースレジスタ
となる点および、アドレスレジスタ4の内容が命令カウ
ンタの内容と同一となる点を除いて全く同様となる。
” レクサ3で選択されるレジスタが命令コードの入っ
ているセグメントに対応するセグメントベースレジスタ
となる点および、アドレスレジスタ4の内容が命令カウ
ンタの内容と同一となる点を除いて全く同様となる。
これらのセグメンテーション機構は、LSIの高集積化
の動きに伴い1チツプのマイクロプロセッサの中に全体
が取り込まれてきているが、マイクロプロセッサからは
主記憶又は入出力領域のアクセスに直接使用される加算
回路5で加算された物理アドレスしか出力されない。こ
の様な構造のセグメンテーション機構を持ったマイクロ
プロセ・ノサにおいては、物理アドレス生成は全て命令
コードによって一意的(で決まってしまい、LSIチッ
プの外部よりアドレス生成機構を制御することは出来な
い。従って従来のセグメンテーション威構を1チツプの
LSllに持ったマイクロプロセッサは画一的な使用し
か出来ず、マルチプロセッサ構成、主記憶管理およびプ
ログラム領域の拡張などを実現するのが困難であった。
の動きに伴い1チツプのマイクロプロセッサの中に全体
が取り込まれてきているが、マイクロプロセッサからは
主記憶又は入出力領域のアクセスに直接使用される加算
回路5で加算された物理アドレスしか出力されない。こ
の様な構造のセグメンテーション機構を持ったマイクロ
プロセ・ノサにおいては、物理アドレス生成は全て命令
コードによって一意的(で決まってしまい、LSIチッ
プの外部よりアドレス生成機構を制御することは出来な
い。従って従来のセグメンテーション威構を1チツプの
LSllに持ったマイクロプロセッサは画一的な使用し
か出来ず、マルチプロセッサ構成、主記憶管理およびプ
ログラム領域の拡張などを実現するのが困難であった。
発明の目的
本発明は」二記欠点に鑑み、セグメンテーション機構を
内蔵するマイクロプロセッサの柔軟な応用を可能とする
ことを目的とする。
内蔵するマイクロプロセッサの柔軟な応用を可能とする
ことを目的とする。
発明の構成
本発明はセグメントベースレジスタ選択回路に、命令デ
コーダからの選択信号とLSIチップ外部から印加され
るセグメンテーションの修飾信号とを入力とする組合せ
論理回路を設け、LSIチップ外部から入力する上記セ
グメンテーション修飾信号によって選択するセグメント
ベースレジスタを変更できるよう構成することにより、
上記目的を達するものである。
コーダからの選択信号とLSIチップ外部から印加され
るセグメンテーションの修飾信号とを入力とする組合せ
論理回路を設け、LSIチップ外部から入力する上記セ
グメンテーション修飾信号によって選択するセグメント
ベースレジスタを変更できるよう構成することにより、
上記目的を達するものである。
実施例の説明
以下、図面を参照しながら本発明の一実施例について説
明する。
明する。
第2図は本発明の第1の実施例におけるアドレス生成回
路の構成を示すものである0第2図において、1は命令
デコーダ、 2−1 、2−2.2−3゜・・・、2−
ntrlセグメントベースレジスタ、3はマルチプレク
サ、4はアドレスレジスタ、5は加算回路で、以上は第
1図の構成と同じものである。
路の構成を示すものである0第2図において、1は命令
デコーダ、 2−1 、2−2.2−3゜・・・、2−
ntrlセグメントベースレジスタ、3はマルチプレク
サ、4はアドレスレジスタ、5は加算回路で、以上は第
1図の構成と同じものである。
第1図の構成と異なる点は命令デコーダ1から送出され
るセグメントベースレジスタ選択信号11と、プロセッ
サの外部から供給されるセグメント制御信号とを入力し
て、マルチプレクサ3に¥JIJ呻信号14を与える組
合せ論理回路6を新たに設けた点である。
るセグメントベースレジスタ選択信号11と、プロセッ
サの外部から供給されるセグメント制御信号とを入力し
て、マルチプレクサ3に¥JIJ呻信号14を与える組
合せ論理回路6を新たに設けた点である。
以上の様に構成された本実施例のアドレス生成回路につ
いて、以下その動作を説明する。
いて、以下その動作を説明する。
まず第2図には示されていないプログラム実行機構で主
記憶より命令をフェッチしたプロセッサは、その命令の
解釈を命令デコーダ1で行ない、その時主記憶又は入出
力領域に対する読み出し又は咽込み動作が必要であった
場合、命令の種類に応じて選択すべきセグメントベース
レジスタ選択信号11が命令デコーダ1より出力される
。同時に命令デコーダ1は命令の種類知悉じて必要なセ
グメント内偏差アドレス信号12を出力し、アドレスレ
ジスタ4に格納する。以上の動作は従来例で説明した通
りである。一方、同回路外より供給されるセグメンテー
ション修飾信号17とセグメントベースレジスタ選択信
号11とを入力とする組合せ論理回路6は、複数のセグ
メントベースレジスタ2−1〜2−Hの一つを選択する
マルチプレックサ3への制御信号14を出力する。マル
チプレックサ3により選択された複数のセグメントベー
スレジスタ2−1〜2−nの内の一つのレジスタの値、
すなわちセグメントベースアドレスは信号線16を介し
て加算回路6に印加される。加算回路5ば、アドレスレ
ジスタ4からのセグメント内偏差アドレスを示す信号1
6と上記信号15のセグメントベースアドレスとを加算
して、物理アドレス13を出力する。
記憶より命令をフェッチしたプロセッサは、その命令の
解釈を命令デコーダ1で行ない、その時主記憶又は入出
力領域に対する読み出し又は咽込み動作が必要であった
場合、命令の種類に応じて選択すべきセグメントベース
レジスタ選択信号11が命令デコーダ1より出力される
。同時に命令デコーダ1は命令の種類知悉じて必要なセ
グメント内偏差アドレス信号12を出力し、アドレスレ
ジスタ4に格納する。以上の動作は従来例で説明した通
りである。一方、同回路外より供給されるセグメンテー
ション修飾信号17とセグメントベースレジスタ選択信
号11とを入力とする組合せ論理回路6は、複数のセグ
メントベースレジスタ2−1〜2−Hの一つを選択する
マルチプレックサ3への制御信号14を出力する。マル
チプレックサ3により選択された複数のセグメントベー
スレジスタ2−1〜2−nの内の一つのレジスタの値、
すなわちセグメントベースアドレスは信号線16を介し
て加算回路6に印加される。加算回路5ば、アドレスレ
ジスタ4からのセグメント内偏差アドレスを示す信号1
6と上記信号15のセグメントベースアドレスとを加算
して、物理アドレス13を出力する。
以上の様に本実施例によれば、複数のセグメントベース
レジスタ2−1〜2−nから一つを選択するために命令
デコーダから供給されたセグメントベース・/ジスタ選
択信号11を回路の外部より供給されたセグメンテーシ
ョン修飾信号17により本来のものと異なった選択信号
に変換させる様に設けた組合せ論理回路6により、物理
アドレスの生成過程をセグメンテーンヨン機構外部より
制御することができるようにすることができる。
レジスタ2−1〜2−nから一つを選択するために命令
デコーダから供給されたセグメントベース・/ジスタ選
択信号11を回路の外部より供給されたセグメンテーシ
ョン修飾信号17により本来のものと異なった選択信号
に変換させる様に設けた組合せ論理回路6により、物理
アドレスの生成過程をセグメンテーンヨン機構外部より
制御することができるようにすることができる。
第3図は第2図の回路を用いて、マルチプロセッサシス
テムを構成した図である。
テムを構成した図である。
第3図において、1は命令デコーダ、2−1〜2−nは
セグメントベースレジスタ、3はマルチプレクサ、4は
アドレスレジスタ、5は加算回路。
セグメントベースレジスタ、3はマルチプレクサ、4は
アドレスレジスタ、5は加算回路。
6は組合せ論理回路であり、以上は第2図の構成と同様
のものである。7−1.アー2は本発明の第1の実施例
に示すアドレス生成回路を含む1チツプのLSI化され
たマイクロプロセッサナ、8はオペレーティング・シス
テムプログラムなどを実行するマイクロプロセンナ、9
は主記憶部、10は上記マイクロプロセッサ8に内厭さ
れプログラムで制御されるフリップフロップ、20はア
ドレス情報線を含む共通母線である。
のものである。7−1.アー2は本発明の第1の実施例
に示すアドレス生成回路を含む1チツプのLSI化され
たマイクロプロセッサナ、8はオペレーティング・シス
テムプログラムなどを実行するマイクロプロセンナ、9
は主記憶部、10は上記マイクロプロセッサ8に内厭さ
れプログラムで制御されるフリップフロップ、20はア
ドレス情報線を含む共通母線である。
上記の様に構成されたマルチプロセラナシステムの動作
を以下説明する◇ マイクロプロセッサ8は、同図には示されていないプロ
グラム実行機構によりフリップフロップ10を論理−〜
1〃に設定すると、他のマイクログロセソサ了−1内の
組合せ論理回路6に論理ss 1 ttが、マイクロプ
ロセッサ7−2にはインバータ21により反転され、論
理六〇〃が組合せ論理回路6(l′l:入力される。
を以下説明する◇ マイクロプロセッサ8は、同図には示されていないプロ
グラム実行機構によりフリップフロップ10を論理−〜
1〃に設定すると、他のマイクログロセソサ了−1内の
組合せ論理回路6に論理ss 1 ttが、マイクロプ
ロセッサ7−2にはインバータ21により反転され、論
理六〇〃が組合せ論理回路6(l′l:入力される。
今説明のために、組合せ論理回路6の例として第4図に
示す真理値表を仮定する。第4図において、命令デコー
ダから発生されるセグメントベースレジスタ選択信号が
セグメントベースレジスタ2−1を示している場合は、
セグメンテーション修飾信号が共に論理N○〃、論理X
X1〃の時でも出力はセグメントベースレジスタ2−1
を示しているがもしセグメントベースレジスタ2−2が
セグメントベースレジスタ選択信号として入力されてい
るとセグメンテーション修飾信号によって出力は異なる
。すなわち、セグメンテーション修飾信号17が論理\
\O〃の時にはセグメントベースレジスタ2−1を指定
する信号が出力され、論理\\1〃の場合にはセグメン
トベースレジスタ2−3を指定する信号が出力される。
示す真理値表を仮定する。第4図において、命令デコー
ダから発生されるセグメントベースレジスタ選択信号が
セグメントベースレジスタ2−1を示している場合は、
セグメンテーション修飾信号が共に論理N○〃、論理X
X1〃の時でも出力はセグメントベースレジスタ2−1
を示しているがもしセグメントベースレジスタ2−2が
セグメントベースレジスタ選択信号として入力されてい
るとセグメンテーション修飾信号によって出力は異なる
。すなわち、セグメンテーション修飾信号17が論理\
\O〃の時にはセグメントベースレジスタ2−1を指定
する信号が出力され、論理\\1〃の場合にはセグメン
トベースレジスタ2−3を指定する信号が出力される。
セグメントベースレジスタ2−3を指定する信号が入力
される時は、セグメンテーション修飾信号によりそれぞ
れセグメントベースレジスタ2−3.セグメントペース
レジスタ2−2を指定する信号が出力される。この様な
構成の狙合せ論理回路6をもつマイクロプロセッサ7−
1..7−2にセグメンテーション修飾信号として前述
した様にそれぞれ論理\\1〃、論理\\0 //が入
力すると、これら二つのマイクロプロセ・7ザで共に命
令デコーダ1より同じセグメントベースレジスタ選択信
号11が出力された場合でもマルチプレクサ3では異な
ったセグメントベースレジスタタ2−1〜2−nが選択
される。今宿合デコーダ1からはセグメントベースレジ
スタ2−2を選択する信号が出されたと仮定すると、マ
イクロプロセッサ7−1の加算回路5からはセグメント
ベースレジスタ2−3の内容にセグメント内偏差アドレ
スが加算され出力される。マイクロプロセ・ノザ7−2
からはセグメントベースレジスタ2−2の内容にセグメ
ント内偏差アドレスが加算された物理アドレスが出力さ
れるので主記憶装置上では二つのマイクロプロセッサは
同じセグメントベースレジスタをプログラムにより指定
しながら別の主記憶領域をアクセスすることができる。
される時は、セグメンテーション修飾信号によりそれぞ
れセグメントベースレジスタ2−3.セグメントペース
レジスタ2−2を指定する信号が出力される。この様な
構成の狙合せ論理回路6をもつマイクロプロセッサ7−
1..7−2にセグメンテーション修飾信号として前述
した様にそれぞれ論理\\1〃、論理\\0 //が入
力すると、これら二つのマイクロプロセ・7ザで共に命
令デコーダ1より同じセグメントベースレジスタ選択信
号11が出力された場合でもマルチプレクサ3では異な
ったセグメントベースレジスタタ2−1〜2−nが選択
される。今宿合デコーダ1からはセグメントベースレジ
スタ2−2を選択する信号が出されたと仮定すると、マ
イクロプロセッサ7−1の加算回路5からはセグメント
ベースレジスタ2−3の内容にセグメント内偏差アドレ
スが加算され出力される。マイクロプロセ・ノザ7−2
からはセグメントベースレジスタ2−2の内容にセグメ
ント内偏差アドレスが加算された物理アドレスが出力さ
れるので主記憶装置上では二つのマイクロプロセッサは
同じセグメントベースレジスタをプログラムにより指定
しながら別の主記憶領域をアクセスすることができる。
以上説明したように本来命令のデコードにより一意的に
決定されるセグメントアクセス情報が、外部回路、特に
オペレーティングシステムを実行するマイクロプロセッ
サにより変更されるようになり、柔軟なマルチプロセッ
サシステムを構成することができる。
決定されるセグメントアクセス情報が、外部回路、特に
オペレーティングシステムを実行するマイクロプロセッ
サにより変更されるようになり、柔軟なマルチプロセッ
サシステムを構成することができる。
なお、第3図での説明において、マイクロプロセッサ7
−1,7−2に入力するセグメンテーション修飾信号を
1ビツト情報とし、互いに反転情報としたが、これを複
数ビ・ノド情報とし、これらをオペレーティングシステ
ムを実行するマイクロプロセッサが、個々のマイクロプ
ロセッサに内蔵される組合せ論理回路6にそれぞれ独立
して印加することにより、それぞれのプロセンナの使用
する主記憶の領域の割り当てを行なうことができるよう
になり簡易なメモリ管理機能を実現することができる。
−1,7−2に入力するセグメンテーション修飾信号を
1ビツト情報とし、互いに反転情報としたが、これを複
数ビ・ノド情報とし、これらをオペレーティングシステ
ムを実行するマイクロプロセッサが、個々のマイクロプ
ロセッサに内蔵される組合せ論理回路6にそれぞれ独立
して印加することにより、それぞれのプロセンナの使用
する主記憶の領域の割り当てを行なうことができるよう
になり簡易なメモリ管理機能を実現することができる。
以下、本発明の第2の実施例について図面を参照しなが
ら説明する。
ら説明する。
第6図1d本発明の第2の実施例を示すアドレス生成回
路の構成を示す図である。同図において、1は命令デコ
ーダ、2’−1〜2′−3はセグメントベースレジスタ
、3はマルチプレクサ、4はアドレスレジスタ、6は加
算回路で、以上は第2図の構成と同じものである。6′
は論理素子6′−1〜6′−4により構成された組合せ
論理回路である。なお第6図に本発明の第2の実施例に
おける上記組合せ論理回路6′の真理値表を示す。
路の構成を示す図である。同図において、1は命令デコ
ーダ、2’−1〜2′−3はセグメントベースレジスタ
、3はマルチプレクサ、4はアドレスレジスタ、6は加
算回路で、以上は第2図の構成と同じものである。6′
は論理素子6′−1〜6′−4により構成された組合せ
論理回路である。なお第6図に本発明の第2の実施例に
おける上記組合せ論理回路6′の真理値表を示す。
以上の様に構成されたアドレス生成回路について、以下
その動作を説明する。命令デコーダ1から2ビツトのセ
グメントベースレジスタ選択信号11−0.11−1が
出力され、組合せ論理回路6′に入力される。組合せ論
理回路6′の機能は第6図の真理値。Rンζ示される様
に、セグメントベースレジスタ2′1.セグメントベー
スレジスタ2′−2がセグメントベースレジスタ選択・
信号11−0゜11−1で指定された場合は、セグメン
テーション修飾信号17の影響を受けず、セグメントベ
ースレジスタ!−3が選択された時のみ、セグメントベ
ースレジスタ2′−3にアクセスせず、セグメンテーシ
ョン修飾信号17によって別のセグメントベースレジス
タにアクセスする様に論理が、l111まれでいる。す
なわち、セグメンテーション修飾信号17が論理SS
□ //の場合セグメントベースレジスタ2′−1にア
クセスし、論理SS1//の場合セグメントベースレジ
スタ2′−2にアクセスする。この論理は第5図に示す
様にインバータ6−1.6−4と論理積素子6−2.6
−3によって実現される。
その動作を説明する。命令デコーダ1から2ビツトのセ
グメントベースレジスタ選択信号11−0.11−1が
出力され、組合せ論理回路6′に入力される。組合せ論
理回路6′の機能は第6図の真理値。Rンζ示される様
に、セグメントベースレジスタ2′1.セグメントベー
スレジスタ2′−2がセグメントベースレジスタ選択・
信号11−0゜11−1で指定された場合は、セグメン
テーション修飾信号17の影響を受けず、セグメントベ
ースレジスタ!−3が選択された時のみ、セグメントベ
ースレジスタ2′−3にアクセスせず、セグメンテーシ
ョン修飾信号17によって別のセグメントベースレジス
タにアクセスする様に論理が、l111まれでいる。す
なわち、セグメンテーション修飾信号17が論理SS
□ //の場合セグメントベースレジスタ2′−1にア
クセスし、論理SS1//の場合セグメントベースレジ
スタ2′−2にアクセスする。この論理は第5図に示す
様にインバータ6−1.6−4と論理積素子6−2.6
−3によって実現される。
以上のように構成されたアドレスレジスタを内蔵するマ
イクロプロセッサで、第5図で示されていないマイクロ
プロセッサの内部レジスタR1で示されるアドレスの主
記憶の内容を主記憶より読み出し、別の内部レジスタR
j に転送するような命令を実行する場合、アクセスす
べき主記憶の物理アドレスを計算するために命令デコー
ダ1よりセグメントベースレジスタ2′−3を選択する
様にセグメントベースレジスタ選択信号11−0.11
−1を出力する。するとセグメンテーション修飾信号1
7によりセグメントベースレジスタ2′−1をセグメン
トベースアドレスとして使用する場合とセグメントベー
スレジスタ2′−2を使用する場合とが切り換えられる
。従ってもし、セグメントベースレジスタ2′−1にプ
ログラムが格納されるセグメントを割り付け、セグメン
トベースレジスタ2′−2にデータ領域となるセグメン
トを割り付けるとすると、上記の命令の実行対象となる
主記憶上のアドレスがプログラム格納セグメント上に取
られるか、その他のデータ領域となるセグメント上に取
られるかが、セグメンテーション修飾信号17によって
切り換えることができる。この様にするとプログラムと
データ部分が合計して一つのセグメントに納まる様な場
合は、上記セグメンテーション修飾信号17を論理\\
o〃としてグログラムとデータをコンパクトに捷とめる
様にし、更にプログラム容′量が犬きぐなってデータ部
分とを合計すると一セグメントに納まらない場合には上
記セグメント修飾信号17を論理\\1〃としてプログ
ラム部分とデータ部分とを別のセグメントに分割してよ
り大きなプログラムを作成できるようにすることができ
る。
イクロプロセッサで、第5図で示されていないマイクロ
プロセッサの内部レジスタR1で示されるアドレスの主
記憶の内容を主記憶より読み出し、別の内部レジスタR
j に転送するような命令を実行する場合、アクセスす
べき主記憶の物理アドレスを計算するために命令デコー
ダ1よりセグメントベースレジスタ2′−3を選択する
様にセグメントベースレジスタ選択信号11−0.11
−1を出力する。するとセグメンテーション修飾信号1
7によりセグメントベースレジスタ2′−1をセグメン
トベースアドレスとして使用する場合とセグメントベー
スレジスタ2′−2を使用する場合とが切り換えられる
。従ってもし、セグメントベースレジスタ2′−1にプ
ログラムが格納されるセグメントを割り付け、セグメン
トベースレジスタ2′−2にデータ領域となるセグメン
トを割り付けるとすると、上記の命令の実行対象となる
主記憶上のアドレスがプログラム格納セグメント上に取
られるか、その他のデータ領域となるセグメント上に取
られるかが、セグメンテーション修飾信号17によって
切り換えることができる。この様にするとプログラムと
データ部分が合計して一つのセグメントに納まる様な場
合は、上記セグメンテーション修飾信号17を論理\\
o〃としてグログラムとデータをコンパクトに捷とめる
様にし、更にプログラム容′量が犬きぐなってデータ部
分とを合計すると一セグメントに納まらない場合には上
記セグメント修飾信号17を論理\\1〃としてプログ
ラム部分とデータ部分とを別のセグメントに分割してよ
り大きなプログラムを作成できるようにすることができ
る。
以上の様に、特定のセグメントベースレジスタタを選択
した時外部よりのセグメンテーション修飾信号により上
記特定のセグメントベースレジスタ以外のセグメントベ
ースレジスタを選択する様に組合ぜ論理回路を構成する
ことにより、プログラム領域の拡張などを容易に実現す
ることができる。
した時外部よりのセグメンテーション修飾信号により上
記特定のセグメントベースレジスタ以外のセグメントベ
ースレジスタを選択する様に組合ぜ論理回路を構成する
ことにより、プログラム領域の拡張などを容易に実現す
ることができる。
発明の効果
本発明は以上のように、複数のセグメントベースレジス
タと、上記セグメントベースレジスタの1つを選択する
マルチプレクサと、セグメント内偏差アドレスを記憶す
るアドレスレジスタと、加算回路とより構成されるセグ
メンテーション機構に、命令カウンタからのセグメント
ベースレジスタ選択信号を外部より供給されるセグメン
テーション修飾信号によって別のセグメントペースレジ
スタ選択信号に変換する組合せ論理回路とを設けること
によって、物理アドレスの生成過程をセグメンテーショ
ン機構外部より制御することができ、その結果としてL
SI化に適したセグメンテーション機構を実現すること
ができ、その効果は大なるものがある。
タと、上記セグメントベースレジスタの1つを選択する
マルチプレクサと、セグメント内偏差アドレスを記憶す
るアドレスレジスタと、加算回路とより構成されるセグ
メンテーション機構に、命令カウンタからのセグメント
ベースレジスタ選択信号を外部より供給されるセグメン
テーション修飾信号によって別のセグメントペースレジ
スタ選択信号に変換する組合せ論理回路とを設けること
によって、物理アドレスの生成過程をセグメンテーショ
ン機構外部より制御することができ、その結果としてL
SI化に適したセグメンテーション機構を実現すること
ができ、その効果は大なるものがある。
第1図は従来のセグメンテーション機構によるアドレス
生成回路のブロック結線図、第2図は本発明の第1の実
施例におけるアドレス生成回路のブロック結線図、第3
図は第2図のアドレス生成回路を用いてマルチプロセラ
ナシステムを構成したブロック結線図、第4図は第3図
の岨合せ論理回路の真理値を示す図、第5図は本発明の
第2の実施例におけるアドレス生成回路のブロック結線
図、第6図は第6図の岨合せ論理回路の真理値を示す図
である。 1・・・・・・命令デコーダ、2−1 、2−2.2−
3;=2−n。 2’ −1、2’−2,2’−3・・・・・・セグメン
トベースレジスタ、3・・・・・・マルチプレクサ、4
・・・・・・アドレスレジスタ、5・・・・・加算回路
、6・・・・・・組合ぜ論理回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名33 第3図 −340− 第4図
生成回路のブロック結線図、第2図は本発明の第1の実
施例におけるアドレス生成回路のブロック結線図、第3
図は第2図のアドレス生成回路を用いてマルチプロセラ
ナシステムを構成したブロック結線図、第4図は第3図
の岨合せ論理回路の真理値を示す図、第5図は本発明の
第2の実施例におけるアドレス生成回路のブロック結線
図、第6図は第6図の岨合せ論理回路の真理値を示す図
である。 1・・・・・・命令デコーダ、2−1 、2−2.2−
3;=2−n。 2’ −1、2’−2,2’−3・・・・・・セグメン
トベースレジスタ、3・・・・・・マルチプレクサ、4
・・・・・・アドレスレジスタ、5・・・・・加算回路
、6・・・・・・組合ぜ論理回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名33 第3図 −340− 第4図
Claims (2)
- (1) プロセッサの命令デコーダと、複数のセグメ
ントベースレジスタと、上記命令デコーダから出力され
上記セグメントベースレジスタの選択を行なう選択信号
とプロセッサ外部から供給されるセグメント制御信号と
を入力組合せを行なう組合せ論理回路と、上記組み合せ
論理回路の出力により上記セグメントベースレジスタの
1つを選択するマルチプレクサ回路と、セグメント内偏
差を記憶するアドレスレジスタと、上記マルチプレクサ
の出力と上記アドレスレジスタの出力とを入力としメモ
リアドレス信号を出力する加算回路とを具備するアドレ
ス生成回路。 - (2)組合せ論理回路は命令デコーダにより複数のセグ
メントベースレジスタの内、特定のセグメントベースレ
ジスタが選択された時、セグメンテーション修飾信号に
より上記特定のセグメントベースレジスタ以外のセグメ
ントベースレジスタを選択することを特徴とする特許請
求の範囲第1項記載のアドレス生成回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57209776A JPS5999551A (ja) | 1982-11-30 | 1982-11-30 | アドレス生成回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57209776A JPS5999551A (ja) | 1982-11-30 | 1982-11-30 | アドレス生成回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5999551A true JPS5999551A (ja) | 1984-06-08 |
Family
ID=16578416
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57209776A Pending JPS5999551A (ja) | 1982-11-30 | 1982-11-30 | アドレス生成回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5999551A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62298848A (ja) * | 1986-06-19 | 1987-12-25 | Matsushita Electric Ind Co Ltd | アドレス発生装置 |
JPH0385587U (ja) * | 1989-12-22 | 1991-08-29 |
-
1982
- 1982-11-30 JP JP57209776A patent/JPS5999551A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62298848A (ja) * | 1986-06-19 | 1987-12-25 | Matsushita Electric Ind Co Ltd | アドレス発生装置 |
JPH0385587U (ja) * | 1989-12-22 | 1991-08-29 |
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