JPS5999551A - アドレス生成回路 - Google Patents
アドレス生成回路Info
- Publication number
- JPS5999551A JPS5999551A JP57209776A JP20977682A JPS5999551A JP S5999551 A JPS5999551 A JP S5999551A JP 57209776 A JP57209776 A JP 57209776A JP 20977682 A JP20977682 A JP 20977682A JP S5999551 A JPS5999551 A JP S5999551A
- Authority
- JP
- Japan
- Prior art keywords
- segment base
- register
- segment
- address
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
- G06F9/342—Extension of operand address space
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はマイクロプロセ・ノサのセグメンテーション機
構のアドレス生成回路に関するものである。
構のアドレス生成回路に関するものである。
従来例の構成とその問題点
近年マイクロプロセッサの応用範囲が広がりそれに伴な
いマイクロプロセッサの高機能化がはかられてきている
。従来ミニコンピユータ又はメインフレームコンピュー
タの機能の一つであったセグメンテーション方式による
主記憶アクセス機能も１チツプのＬＳＩ（大規模集積回
路）の中に取り込まれている。
いマイクロプロセッサの高機能化がはかられてきている
。従来ミニコンピユータ又はメインフレームコンピュー
タの機能の一つであったセグメンテーション方式による
主記憶アクセス機能も１チツプのＬＳＩ（大規模集積回
路）の中に取り込まれている。
第１図はマイクロプロセッサのセグメンテーション機構
でのアドレス生成回路の従来例を示すものである。同図
において、１は命令デコーダ、２−１〜２−ｎはセグメ
ントのベースアドレスを格納しであるセグメントベース
レジスタ、３は命令デコーダ１から送出されるセグメン
トベース選択信号１１に従って１つのセグメントベース
レジスタを選択するマルチプレクサ、４はセグメント内
偏差を格納するアドレスレジスタ、５はマ／ｌ、 ｆプ
レクサ３の出力とアドレスレジスタ４の出力とを入力と
し物理アドレスを出力する加算回路である。
でのアドレス生成回路の従来例を示すものである。同図
において、１は命令デコーダ、２−１〜２−ｎはセグメ
ントのベースアドレスを格納しであるセグメントベース
レジスタ、３は命令デコーダ１から送出されるセグメン
トベース選択信号１１に従って１つのセグメントベース
レジスタを選択するマルチプレクサ、４はセグメント内
偏差を格納するアドレスレジスタ、５はマ／ｌ、 ｆプ
レクサ３の出力とアドレスレジスタ４の出力とを入力と
し物理アドレスを出力する加算回路である。
上記のような構成において、以下その動作について説明
する。まず命令を主記憶からフェッチして来たプロセッ
サはその命令の解釈を命令デコーダ１で行ないその結果
、主記憶又は入出力領域に対するアクセスが必要であっ
た時、命令の種類に応じて選択すべきセグメントベース
レジスタ２−１゜２−２．・・・２−ｎを指定するため
、セグメントベースレジスタ選択信号１１を出力する。
する。まず命令を主記憶からフェッチして来たプロセッ
サはその命令の解釈を命令デコーダ１で行ないその結果
、主記憶又は入出力領域に対するアクセスが必要であっ
た時、命令の種類に応じて選択すべきセグメントベース
レジスタ２−１゜２−２．・・・２−ｎを指定するため
、セグメントベースレジスタ選択信号１１を出力する。
同時に命令デコーダ１は命令の種類に応じて必要なセグ
メント内偏差アドレス信号１２を出力しアドレスレジス
タ４に格納する。加算回路５によって上記マルチプレク
サ３で選択されたセグメントベースレジスタ２−１・・
・２−ｎの内の一つのセグメントベースレジスタの内容
と上記アドレスレジスタ４の内容とが加算され主記憶又
は入出力領域の実アドレス即ち物理アドレス１３が生成
される。
メント内偏差アドレス信号１２を出力しアドレスレジス
タ４に格納する。加算回路５によって上記マルチプレク
サ３で選択されたセグメントベースレジスタ２−１・・
・２−ｎの内の一つのセグメントベースレジスタの内容
と上記アドレスレジスタ４の内容とが加算され主記憶又
は入出力領域の実アドレス即ち物理アドレス１３が生成
される。
命令の７工ツチ時においても、以上の動作はマルｆ ７
” レクサ３で選択されるレジスタが命令コードの入っ
ているセグメントに対応するセグメントベースレジスタ
となる点および、アドレスレジスタ４の内容が命令カウ
ンタの内容と同一となる点を除いて全く同様となる。
” レクサ３で選択されるレジスタが命令コードの入っ
ているセグメントに対応するセグメントベースレジスタ
となる点および、アドレスレジスタ４の内容が命令カウ
ンタの内容と同一となる点を除いて全く同様となる。
これらのセグメンテーション機構は、ＬＳＩの高集積化
の動きに伴い１チツプのマイクロプロセッサの中に全体
が取り込まれてきているが、マイクロプロセッサからは
主記憶又は入出力領域のアクセスに直接使用される加算
回路５で加算された物理アドレスしか出力されない。こ
の様な構造のセグメンテーション機構を持ったマイクロ
プロセ・ノサにおいては、物理アドレス生成は全て命令
コードによって一意的（で決まってしまい、ＬＳＩチッ
プの外部よりアドレス生成機構を制御することは出来な
い。従って従来のセグメンテーション威構を１チツプの
ＬＳｌｌに持ったマイクロプロセッサは画一的な使用し
か出来ず、マルチプロセッサ構成、主記憶管理およびプ
ログラム領域の拡張などを実現するのが困難であった。
の動きに伴い１チツプのマイクロプロセッサの中に全体
が取り込まれてきているが、マイクロプロセッサからは
主記憶又は入出力領域のアクセスに直接使用される加算
回路５で加算された物理アドレスしか出力されない。こ
の様な構造のセグメンテーション機構を持ったマイクロ
プロセ・ノサにおいては、物理アドレス生成は全て命令
コードによって一意的（で決まってしまい、ＬＳＩチッ
プの外部よりアドレス生成機構を制御することは出来な
い。従って従来のセグメンテーション威構を１チツプの
ＬＳｌｌに持ったマイクロプロセッサは画一的な使用し
か出来ず、マルチプロセッサ構成、主記憶管理およびプ
ログラム領域の拡張などを実現するのが困難であった。
発明の目的
本発明は」二記欠点に鑑み、セグメンテーション機構を
内蔵するマイクロプロセッサの柔軟な応用を可能とする
ことを目的とする。
内蔵するマイクロプロセッサの柔軟な応用を可能とする
ことを目的とする。
発明の構成
本発明はセグメントベースレジスタ選択回路に、命令デ
コーダからの選択信号とＬＳＩチップ外部から印加され
るセグメンテーションの修飾信号とを入力とする組合せ
論理回路を設け、ＬＳＩチップ外部から入力する上記セ
グメンテーション修飾信号によって選択するセグメント
ベースレジスタを変更できるよう構成することにより、
上記目的を達するものである。
コーダからの選択信号とＬＳＩチップ外部から印加され
るセグメンテーションの修飾信号とを入力とする組合せ
論理回路を設け、ＬＳＩチップ外部から入力する上記セ
グメンテーション修飾信号によって選択するセグメント
ベースレジスタを変更できるよう構成することにより、
上記目的を達するものである。
実施例の説明
以下、図面を参照しながら本発明の一実施例について説
明する。
明する。
第２図は本発明の第１の実施例におけるアドレス生成回
路の構成を示すものである０第２図において、１は命令
デコーダ、 ２−１ 、２−２．２−３゜・・・、２−
ｎｔｒｌセグメントベースレジスタ、３はマルチプレク
サ、４はアドレスレジスタ、５は加算回路で、以上は第
１図の構成と同じものである。
路の構成を示すものである０第２図において、１は命令
デコーダ、 ２−１ 、２−２．２−３゜・・・、２−
ｎｔｒｌセグメントベースレジスタ、３はマルチプレク
サ、４はアドレスレジスタ、５は加算回路で、以上は第
１図の構成と同じものである。
第１図の構成と異なる点は命令デコーダ１から送出され
るセグメントベースレジスタ選択信号１１と、プロセッ
サの外部から供給されるセグメント制御信号とを入力し
て、マルチプレクサ３に￥ＪＩＪ呻信号１４を与える組
合せ論理回路６を新たに設けた点である。
るセグメントベースレジスタ選択信号１１と、プロセッ
サの外部から供給されるセグメント制御信号とを入力し
て、マルチプレクサ３に￥ＪＩＪ呻信号１４を与える組
合せ論理回路６を新たに設けた点である。
以上の様に構成された本実施例のアドレス生成回路につ
いて、以下その動作を説明する。
いて、以下その動作を説明する。
まず第２図には示されていないプログラム実行機構で主
記憶より命令をフェッチしたプロセッサは、その命令の
解釈を命令デコーダ１で行ない、その時主記憶又は入出
力領域に対する読み出し又は咽込み動作が必要であった
場合、命令の種類に応じて選択すべきセグメントベース
レジスタ選択信号１１が命令デコーダ１より出力される
。同時に命令デコーダ１は命令の種類知悉じて必要なセ
グメント内偏差アドレス信号１２を出力し、アドレスレ
ジスタ４に格納する。以上の動作は従来例で説明した通
りである。一方、同回路外より供給されるセグメンテー
ション修飾信号１７とセグメントベースレジスタ選択信
号１１とを入力とする組合せ論理回路６は、複数のセグ
メントベースレジスタ２−１〜２−Ｈの一つを選択する
マルチプレックサ３への制御信号１４を出力する。マル
チプレックサ３により選択された複数のセグメントベー
スレジスタ２−１〜２−ｎの内の一つのレジスタの値、
すなわちセグメントベースアドレスは信号線１６を介し
て加算回路６に印加される。加算回路５ば、アドレスレ
ジスタ４からのセグメント内偏差アドレスを示す信号１
６と上記信号１５のセグメントベースアドレスとを加算
して、物理アドレス１３を出力する。
記憶より命令をフェッチしたプロセッサは、その命令の
解釈を命令デコーダ１で行ない、その時主記憶又は入出
力領域に対する読み出し又は咽込み動作が必要であった
場合、命令の種類に応じて選択すべきセグメントベース
レジスタ選択信号１１が命令デコーダ１より出力される
。同時に命令デコーダ１は命令の種類知悉じて必要なセ
グメント内偏差アドレス信号１２を出力し、アドレスレ
ジスタ４に格納する。以上の動作は従来例で説明した通
りである。一方、同回路外より供給されるセグメンテー
ション修飾信号１７とセグメントベースレジスタ選択信
号１１とを入力とする組合せ論理回路６は、複数のセグ
メントベースレジスタ２−１〜２−Ｈの一つを選択する
マルチプレックサ３への制御信号１４を出力する。マル
チプレックサ３により選択された複数のセグメントベー
スレジスタ２−１〜２−ｎの内の一つのレジスタの値、
すなわちセグメントベースアドレスは信号線１６を介し
て加算回路６に印加される。加算回路５ば、アドレスレ
ジスタ４からのセグメント内偏差アドレスを示す信号１
６と上記信号１５のセグメントベースアドレスとを加算
して、物理アドレス１３を出力する。
以上の様に本実施例によれば、複数のセグメントベース
レジスタ２−１〜２−ｎから一つを選択するために命令
デコーダから供給されたセグメントベース・／ジスタ選
択信号１１を回路の外部より供給されたセグメンテーシ
ョン修飾信号１７により本来のものと異なった選択信号
に変換させる様に設けた組合せ論理回路６により、物理
アドレスの生成過程をセグメンテーンヨン機構外部より
制御することができるようにすることができる。
レジスタ２−１〜２−ｎから一つを選択するために命令
デコーダから供給されたセグメントベース・／ジスタ選
択信号１１を回路の外部より供給されたセグメンテーシ
ョン修飾信号１７により本来のものと異なった選択信号
に変換させる様に設けた組合せ論理回路６により、物理
アドレスの生成過程をセグメンテーンヨン機構外部より
制御することができるようにすることができる。
第３図は第２図の回路を用いて、マルチプロセッサシス
テムを構成した図である。
テムを構成した図である。
第３図において、１は命令デコーダ、２−１〜２−ｎは
セグメントベースレジスタ、３はマルチプレクサ、４は
アドレスレジスタ、５は加算回路。
セグメントベースレジスタ、３はマルチプレクサ、４は
アドレスレジスタ、５は加算回路。
６は組合せ論理回路であり、以上は第２図の構成と同様
のものである。７−１．アー２は本発明の第１の実施例
に示すアドレス生成回路を含む１チツプのＬＳＩ化され
たマイクロプロセッサナ、８はオペレーティング・シス
テムプログラムなどを実行するマイクロプロセンナ、９
は主記憶部、１０は上記マイクロプロセッサ８に内厭さ
れプログラムで制御されるフリップフロップ、２０はア
ドレス情報線を含む共通母線である。
のものである。７−１．アー２は本発明の第１の実施例
に示すアドレス生成回路を含む１チツプのＬＳＩ化され
たマイクロプロセッサナ、８はオペレーティング・シス
テムプログラムなどを実行するマイクロプロセンナ、９
は主記憶部、１０は上記マイクロプロセッサ８に内厭さ
れプログラムで制御されるフリップフロップ、２０はア
ドレス情報線を含む共通母線である。
上記の様に構成されたマルチプロセラナシステムの動作
を以下説明する◇ マイクロプロセッサ８は、同図には示されていないプロ
グラム実行機構によりフリップフロップ１０を論理−〜
１〃に設定すると、他のマイクログロセソサ了−１内の
組合せ論理回路６に論理ｓｓ １ ｔｔが、マイクロプ
ロセッサ７−２にはインバータ２１により反転され、論
理六〇〃が組合せ論理回路６（ｌ′ｌ：入力される。
を以下説明する◇ マイクロプロセッサ８は、同図には示されていないプロ
グラム実行機構によりフリップフロップ１０を論理−〜
１〃に設定すると、他のマイクログロセソサ了−１内の
組合せ論理回路６に論理ｓｓ １ ｔｔが、マイクロプ
ロセッサ７−２にはインバータ２１により反転され、論
理六〇〃が組合せ論理回路６（ｌ′ｌ：入力される。
今説明のために、組合せ論理回路６の例として第４図に
示す真理値表を仮定する。第４図において、命令デコー
ダから発生されるセグメントベースレジスタ選択信号が
セグメントベースレジスタ２−１を示している場合は、
セグメンテーション修飾信号が共に論理Ｎ○〃、論理Ｘ
Ｘ１〃の時でも出力はセグメントベースレジスタ２−１
を示しているがもしセグメントベースレジスタ２−２が
セグメントベースレジスタ選択信号として入力されてい
るとセグメンテーション修飾信号によって出力は異なる
。すなわち、セグメンテーション修飾信号１７が論理＼
＼Ｏ〃の時にはセグメントベースレジスタ２−１を指定
する信号が出力され、論理＼＼１〃の場合にはセグメン
トベースレジスタ２−３を指定する信号が出力される。
示す真理値表を仮定する。第４図において、命令デコー
ダから発生されるセグメントベースレジスタ選択信号が
セグメントベースレジスタ２−１を示している場合は、
セグメンテーション修飾信号が共に論理Ｎ○〃、論理Ｘ
Ｘ１〃の時でも出力はセグメントベースレジスタ２−１
を示しているがもしセグメントベースレジスタ２−２が
セグメントベースレジスタ選択信号として入力されてい
るとセグメンテーション修飾信号によって出力は異なる
。すなわち、セグメンテーション修飾信号１７が論理＼
＼Ｏ〃の時にはセグメントベースレジスタ２−１を指定
する信号が出力され、論理＼＼１〃の場合にはセグメン
トベースレジスタ２−３を指定する信号が出力される。
セグメントベースレジスタ２−３を指定する信号が入力
される時は、セグメンテーション修飾信号によりそれぞ
れセグメントベースレジスタ２−３．セグメントペース
レジスタ２−２を指定する信号が出力される。この様な
構成の狙合せ論理回路６をもつマイクロプロセッサ７−
１．．７−２にセグメンテーション修飾信号として前述
した様にそれぞれ論理＼＼１〃、論理＼＼０ ／／が入
力すると、これら二つのマイクロプロセ・７ザで共に命
令デコーダ１より同じセグメントベースレジスタ選択信
号１１が出力された場合でもマルチプレクサ３では異な
ったセグメントベースレジスタタ２−１〜２−ｎが選択
される。今宿合デコーダ１からはセグメントベースレジ
スタ２−２を選択する信号が出されたと仮定すると、マ
イクロプロセッサ７−１の加算回路５からはセグメント
ベースレジスタ２−３の内容にセグメント内偏差アドレ
スが加算され出力される。マイクロプロセ・ノザ７−２
からはセグメントベースレジスタ２−２の内容にセグメ
ント内偏差アドレスが加算された物理アドレスが出力さ
れるので主記憶装置上では二つのマイクロプロセッサは
同じセグメントベースレジスタをプログラムにより指定
しながら別の主記憶領域をアクセスすることができる。
される時は、セグメンテーション修飾信号によりそれぞ
れセグメントベースレジスタ２−３．セグメントペース
レジスタ２−２を指定する信号が出力される。この様な
構成の狙合せ論理回路６をもつマイクロプロセッサ７−
１．．７−２にセグメンテーション修飾信号として前述
した様にそれぞれ論理＼＼１〃、論理＼＼０ ／／が入
力すると、これら二つのマイクロプロセ・７ザで共に命
令デコーダ１より同じセグメントベースレジスタ選択信
号１１が出力された場合でもマルチプレクサ３では異な
ったセグメントベースレジスタタ２−１〜２−ｎが選択
される。今宿合デコーダ１からはセグメントベースレジ
スタ２−２を選択する信号が出されたと仮定すると、マ
イクロプロセッサ７−１の加算回路５からはセグメント
ベースレジスタ２−３の内容にセグメント内偏差アドレ
スが加算され出力される。マイクロプロセ・ノザ７−２
からはセグメントベースレジスタ２−２の内容にセグメ
ント内偏差アドレスが加算された物理アドレスが出力さ
れるので主記憶装置上では二つのマイクロプロセッサは
同じセグメントベースレジスタをプログラムにより指定
しながら別の主記憶領域をアクセスすることができる。
以上説明したように本来命令のデコードにより一意的に
決定されるセグメントアクセス情報が、外部回路、特に
オペレーティングシステムを実行するマイクロプロセッ
サにより変更されるようになり、柔軟なマルチプロセッ
サシステムを構成することができる。
決定されるセグメントアクセス情報が、外部回路、特に
オペレーティングシステムを実行するマイクロプロセッ
サにより変更されるようになり、柔軟なマルチプロセッ
サシステムを構成することができる。
なお、第３図での説明において、マイクロプロセッサ７
−１，７−２に入力するセグメンテーション修飾信号を
１ビツト情報とし、互いに反転情報としたが、これを複
数ビ・ノド情報とし、これらをオペレーティングシステ
ムを実行するマイクロプロセッサが、個々のマイクロプ
ロセッサに内蔵される組合せ論理回路６にそれぞれ独立
して印加することにより、それぞれのプロセンナの使用
する主記憶の領域の割り当てを行なうことができるよう
になり簡易なメモリ管理機能を実現することができる。
−１，７−２に入力するセグメンテーション修飾信号を
１ビツト情報とし、互いに反転情報としたが、これを複
数ビ・ノド情報とし、これらをオペレーティングシステ
ムを実行するマイクロプロセッサが、個々のマイクロプ
ロセッサに内蔵される組合せ論理回路６にそれぞれ独立
して印加することにより、それぞれのプロセンナの使用
する主記憶の領域の割り当てを行なうことができるよう
になり簡易なメモリ管理機能を実現することができる。
以下、本発明の第２の実施例について図面を参照しなが
ら説明する。
ら説明する。
第６図１ｄ本発明の第２の実施例を示すアドレス生成回
路の構成を示す図である。同図において、１は命令デコ
ーダ、２’−１〜２′−３はセグメントベースレジスタ
、３はマルチプレクサ、４はアドレスレジスタ、６は加
算回路で、以上は第２図の構成と同じものである。６′
は論理素子６′−１〜６′−４により構成された組合せ
論理回路である。なお第６図に本発明の第２の実施例に
おける上記組合せ論理回路６′の真理値表を示す。
路の構成を示す図である。同図において、１は命令デコ
ーダ、２’−１〜２′−３はセグメントベースレジスタ
、３はマルチプレクサ、４はアドレスレジスタ、６は加
算回路で、以上は第２図の構成と同じものである。６′
は論理素子６′−１〜６′−４により構成された組合せ
論理回路である。なお第６図に本発明の第２の実施例に
おける上記組合せ論理回路６′の真理値表を示す。
以上の様に構成されたアドレス生成回路について、以下
その動作を説明する。命令デコーダ１から２ビツトのセ
グメントベースレジスタ選択信号１１−０．１１−１が
出力され、組合せ論理回路６′に入力される。組合せ論
理回路６′の機能は第６図の真理値。Ｒンζ示される様
に、セグメントベースレジスタ２′１．セグメントベー
スレジスタ２′−２がセグメントベースレジスタ選択・
信号１１−０゜１１−１で指定された場合は、セグメン
テーション修飾信号１７の影響を受けず、セグメントベ
ースレジスタ！−３が選択された時のみ、セグメントベ
ースレジスタ２′−３にアクセスせず、セグメンテーシ
ョン修飾信号１７によって別のセグメントベースレジス
タにアクセスする様に論理が、ｌ１１１まれでいる。す
なわち、セグメンテーション修飾信号１７が論理ＳＳ
□ ／／の場合セグメントベースレジスタ２′−１にア
クセスし、論理ＳＳ１／／の場合セグメントベースレジ
スタ２′−２にアクセスする。この論理は第５図に示す
様にインバータ６−１．６−４と論理積素子６−２．６
−３によって実現される。
その動作を説明する。命令デコーダ１から２ビツトのセ
グメントベースレジスタ選択信号１１−０．１１−１が
出力され、組合せ論理回路６′に入力される。組合せ論
理回路６′の機能は第６図の真理値。Ｒンζ示される様
に、セグメントベースレジスタ２′１．セグメントベー
スレジスタ２′−２がセグメントベースレジスタ選択・
信号１１−０゜１１−１で指定された場合は、セグメン
テーション修飾信号１７の影響を受けず、セグメントベ
ースレジスタ！−３が選択された時のみ、セグメントベ
ースレジスタ２′−３にアクセスせず、セグメンテーシ
ョン修飾信号１７によって別のセグメントベースレジス
タにアクセスする様に論理が、ｌ１１１まれでいる。す
なわち、セグメンテーション修飾信号１７が論理ＳＳ
□ ／／の場合セグメントベースレジスタ２′−１にア
クセスし、論理ＳＳ１／／の場合セグメントベースレジ
スタ２′−２にアクセスする。この論理は第５図に示す
様にインバータ６−１．６−４と論理積素子６−２．６
−３によって実現される。
以上のように構成されたアドレスレジスタを内蔵するマ
イクロプロセッサで、第５図で示されていないマイクロ
プロセッサの内部レジスタＲ１で示されるアドレスの主
記憶の内容を主記憶より読み出し、別の内部レジスタＲ
ｊ に転送するような命令を実行する場合、アクセスす
べき主記憶の物理アドレスを計算するために命令デコー
ダ１よりセグメントベースレジスタ２′−３を選択する
様にセグメントベースレジスタ選択信号１１−０．１１
−１を出力する。するとセグメンテーション修飾信号１
７によりセグメントベースレジスタ２′−１をセグメン
トベースアドレスとして使用する場合とセグメントベー
スレジスタ２′−２を使用する場合とが切り換えられる
。従ってもし、セグメントベースレジスタ２′−１にプ
ログラムが格納されるセグメントを割り付け、セグメン
トベースレジスタ２′−２にデータ領域となるセグメン
トを割り付けるとすると、上記の命令の実行対象となる
主記憶上のアドレスがプログラム格納セグメント上に取
られるか、その他のデータ領域となるセグメント上に取
られるかが、セグメンテーション修飾信号１７によって
切り換えることができる。この様にするとプログラムと
データ部分が合計して一つのセグメントに納まる様な場
合は、上記セグメンテーション修飾信号１７を論理＼＼
ｏ〃としてグログラムとデータをコンパクトに捷とめる
様にし、更にプログラム容′量が犬きぐなってデータ部
分とを合計すると一セグメントに納まらない場合には上
記セグメント修飾信号１７を論理＼＼１〃としてプログ
ラム部分とデータ部分とを別のセグメントに分割してよ
り大きなプログラムを作成できるようにすることができ
る。
イクロプロセッサで、第５図で示されていないマイクロ
プロセッサの内部レジスタＲ１で示されるアドレスの主
記憶の内容を主記憶より読み出し、別の内部レジスタＲ
ｊ に転送するような命令を実行する場合、アクセスす
べき主記憶の物理アドレスを計算するために命令デコー
ダ１よりセグメントベースレジスタ２′−３を選択する
様にセグメントベースレジスタ選択信号１１−０．１１
−１を出力する。するとセグメンテーション修飾信号１
７によりセグメントベースレジスタ２′−１をセグメン
トベースアドレスとして使用する場合とセグメントベー
スレジスタ２′−２を使用する場合とが切り換えられる
。従ってもし、セグメントベースレジスタ２′−１にプ
ログラムが格納されるセグメントを割り付け、セグメン
トベースレジスタ２′−２にデータ領域となるセグメン
トを割り付けるとすると、上記の命令の実行対象となる
主記憶上のアドレスがプログラム格納セグメント上に取
られるか、その他のデータ領域となるセグメント上に取
られるかが、セグメンテーション修飾信号１７によって
切り換えることができる。この様にするとプログラムと
データ部分が合計して一つのセグメントに納まる様な場
合は、上記セグメンテーション修飾信号１７を論理＼＼
ｏ〃としてグログラムとデータをコンパクトに捷とめる
様にし、更にプログラム容′量が犬きぐなってデータ部
分とを合計すると一セグメントに納まらない場合には上
記セグメント修飾信号１７を論理＼＼１〃としてプログ
ラム部分とデータ部分とを別のセグメントに分割してよ
り大きなプログラムを作成できるようにすることができ
る。
以上の様に、特定のセグメントベースレジスタタを選択
した時外部よりのセグメンテーション修飾信号により上
記特定のセグメントベースレジスタ以外のセグメントベ
ースレジスタを選択する様に組合ぜ論理回路を構成する
ことにより、プログラム領域の拡張などを容易に実現す
ることができる。
した時外部よりのセグメンテーション修飾信号により上
記特定のセグメントベースレジスタ以外のセグメントベ
ースレジスタを選択する様に組合ぜ論理回路を構成する
ことにより、プログラム領域の拡張などを容易に実現す
ることができる。
発明の効果
本発明は以上のように、複数のセグメントベースレジス
タと、上記セグメントベースレジスタの１つを選択する
マルチプレクサと、セグメント内偏差アドレスを記憶す
るアドレスレジスタと、加算回路とより構成されるセグ
メンテーション機構に、命令カウンタからのセグメント
ベースレジスタ選択信号を外部より供給されるセグメン
テーション修飾信号によって別のセグメントペースレジ
スタ選択信号に変換する組合せ論理回路とを設けること
によって、物理アドレスの生成過程をセグメンテーショ
ン機構外部より制御することができ、その結果としてＬ
ＳＩ化に適したセグメンテーション機構を実現すること
ができ、その効果は大なるものがある。
タと、上記セグメントベースレジスタの１つを選択する
マルチプレクサと、セグメント内偏差アドレスを記憶す
るアドレスレジスタと、加算回路とより構成されるセグ
メンテーション機構に、命令カウンタからのセグメント
ベースレジスタ選択信号を外部より供給されるセグメン
テーション修飾信号によって別のセグメントペースレジ
スタ選択信号に変換する組合せ論理回路とを設けること
によって、物理アドレスの生成過程をセグメンテーショ
ン機構外部より制御することができ、その結果としてＬ
ＳＩ化に適したセグメンテーション機構を実現すること
ができ、その効果は大なるものがある。
第１図は従来のセグメンテーション機構によるアドレス
生成回路のブロック結線図、第２図は本発明の第１の実
施例におけるアドレス生成回路のブロック結線図、第３
図は第２図のアドレス生成回路を用いてマルチプロセラ
ナシステムを構成したブロック結線図、第４図は第３図
の岨合せ論理回路の真理値を示す図、第５図は本発明の
第２の実施例におけるアドレス生成回路のブロック結線
図、第６図は第６図の岨合せ論理回路の真理値を示す図
である。 １・・・・・・命令デコーダ、２−１ 、２−２．２−
３；＝２−ｎ。 ２’ −１、２’−２，２’−３・・・・・・セグメン
トベースレジスタ、３・・・・・・マルチプレクサ、４
・・・・・・アドレスレジスタ、５・・・・・加算回路
、６・・・・・・組合ぜ論理回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名３３ 第３図 −３４０− 第４図
生成回路のブロック結線図、第２図は本発明の第１の実
施例におけるアドレス生成回路のブロック結線図、第３
図は第２図のアドレス生成回路を用いてマルチプロセラ
ナシステムを構成したブロック結線図、第４図は第３図
の岨合せ論理回路の真理値を示す図、第５図は本発明の
第２の実施例におけるアドレス生成回路のブロック結線
図、第６図は第６図の岨合せ論理回路の真理値を示す図
である。 １・・・・・・命令デコーダ、２−１ 、２−２．２−
３；＝２−ｎ。 ２’ −１、２’−２，２’−３・・・・・・セグメン
トベースレジスタ、３・・・・・・マルチプレクサ、４
・・・・・・アドレスレジスタ、５・・・・・加算回路
、６・・・・・・組合ぜ論理回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名３３ 第３図 −３４０− 第４図
Claims (2)
- （１） プロセッサの命令デコーダと、複数のセグメ
ントベースレジスタと、上記命令デコーダから出力され
上記セグメントベースレジスタの選択を行なう選択信号
とプロセッサ外部から供給されるセグメント制御信号と
を入力組合せを行なう組合せ論理回路と、上記組み合せ
論理回路の出力により上記セグメントベースレジスタの
１つを選択するマルチプレクサ回路と、セグメント内偏
差を記憶するアドレスレジスタと、上記マルチプレクサ
の出力と上記アドレスレジスタの出力とを入力としメモ
リアドレス信号を出力する加算回路とを具備するアドレ
ス生成回路。 - （２）組合せ論理回路は命令デコーダにより複数のセグ
メントベースレジスタの内、特定のセグメントベースレ
ジスタが選択された時、セグメンテーション修飾信号に
より上記特定のセグメントベースレジスタ以外のセグメ
ントベースレジスタを選択することを特徴とする特許請
求の範囲第１項記載のアドレス生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57209776A JPS5999551A (ja) | 1982-11-30 | 1982-11-30 | アドレス生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57209776A JPS5999551A (ja) | 1982-11-30 | 1982-11-30 | アドレス生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5999551A true JPS5999551A (ja) | 1984-06-08 |
Family
ID=16578416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57209776A Pending JPS5999551A (ja) | 1982-11-30 | 1982-11-30 | アドレス生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5999551A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62298848A (ja) * | 1986-06-19 | 1987-12-25 | Matsushita Electric Ind Co Ltd | アドレス発生装置 |
| JPH0385587U (ja) * | 1989-12-22 | 1991-08-29 |
-
1982
- 1982-11-30 JP JP57209776A patent/JPS5999551A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62298848A (ja) * | 1986-06-19 | 1987-12-25 | Matsushita Electric Ind Co Ltd | アドレス発生装置 |
| JPH0385587U (ja) * | 1989-12-22 | 1991-08-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR970011207B1 (ko) | 원자 억세스를 제공하는 레지스터가 소프트웨어 인터록 없이 공유된 레지스터의 개별 비트를 세트하고 클리어하기 위한 방법 및 장치 | |
| KR100227277B1 (ko) | 컴퓨터에 있어서 스칼라값을 벡터로 기입하는 방법 | |
| US4285039A (en) | Memory array selection mechanism | |
| GB2077010A (en) | Microprogramme control method and apparatus therefor | |
| KR100287600B1 (ko) | 확장가능한레지스터를제공하는데이타처리시스템및그방법 | |
| US5742842A (en) | Data processing apparatus for executing a vector operation under control of a master processor | |
| JPH07302254A (ja) | マイクロコンピュータシステム | |
| JPS5999551A (ja) | アドレス生成回路 | |
| US4975837A (en) | Programmable unit having plural levels of subinstruction sets where a portion of the lower level is embedded in the code stream of the upper level of the subinstruction sets | |
| KR940002478B1 (ko) | 정보 처리장치 | |
| KR0184633B1 (ko) | 씨피유코어 | |
| JPS6362778B2 (ja) | ||
| JPS59206970A (ja) | マイクロプロセツサ | |
| JPS6330658B2 (ja) | ||
| JPS6246891B2 (ja) | ||
| JPH07175631A (ja) | 演算処理装置 | |
| US5768554A (en) | Central processing unit | |
| JPS6065342A (ja) | マイクロコンピユ−タ | |
| JPH0814791B2 (ja) | 処理システム | |
| JP2731618B2 (ja) | エミュレータ | |
| JP3006487B2 (ja) | エミュレーション装置 | |
| JPH10254725A (ja) | プロセッサ及びそのバグ回避方法 | |
| JP3474347B2 (ja) | マイクロコンピュータの命令解読部 | |
| JPS592938B2 (ja) | メモリ ワ−クスペ−ス アンドレツシングホウホウオヨビソウチ | |
| JPH0683986A (ja) | シングルチップ・マイクロコンピュータ |