JPH065793A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH065793A JPH065793A JP4164520A JP16452092A JPH065793A JP H065793 A JPH065793 A JP H065793A JP 4164520 A JP4164520 A JP 4164520A JP 16452092 A JP16452092 A JP 16452092A JP H065793 A JPH065793 A JP H065793A
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- JP
- Japan
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- type
- layer
- semiconductor device
- npn
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- Pending
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Abstract
(57)【要約】
【目的】 耐圧の異なる半導体素子を、簡単な工程で形
成し、高集積、高性能の半導体装置を提供する。 【構成】 高い耐圧を有するＮＰＮ−Ｔｒの作成は従来
と同じ方法であるが、低い耐圧を有するＮＰＮ−Ｔｒの
作成のためにＰ型半導体基板１上にＮ型埋め込み層２、
Ｎ型エピタキシャル層３、Ｐ型分離層４、Ｐ型ベース層
５を形成した後、Ｐ型分離層４とＰ型ベース層５に挟ま
れたＮ型エピタキシャル層３にＮ型チャネルストッパ層
６を入れる。これをＶＰＮＰ−ＴｒのＮ型ベース拡散層
形成と同時に使用することにより、従来の方法で作成し
た半導体装置と同じ集積度、同じコストでありながら、
高性能の半導体装置を作成することができる。
成し、高集積、高性能の半導体装置を提供する。 【構成】 高い耐圧を有するＮＰＮ−Ｔｒの作成は従来
と同じ方法であるが、低い耐圧を有するＮＰＮ−Ｔｒの
作成のためにＰ型半導体基板１上にＮ型埋め込み層２、
Ｎ型エピタキシャル層３、Ｐ型分離層４、Ｐ型ベース層
５を形成した後、Ｐ型分離層４とＰ型ベース層５に挟ま
れたＮ型エピタキシャル層３にＮ型チャネルストッパ層
６を入れる。これをＶＰＮＰ−ＴｒのＮ型ベース拡散層
形成と同時に使用することにより、従来の方法で作成し
た半導体装置と同じ集積度、同じコストでありながら、
高性能の半導体装置を作成することができる。
Description
【０００１】
【産業上の利用分野】本発明は、高密度で高性能の半導
体装置の製造方法に関する。
体装置の製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置の製造方法は高密度化
のため、同一半導体基板上に２種類以上の使用電圧に見
合った耐圧を有する半導体素子が用いられるようになっ
てきた。
のため、同一半導体基板上に２種類以上の使用電圧に見
合った耐圧を有する半導体素子が用いられるようになっ
てきた。
【０００３】以下に従来の半導体装置の製造方法につい
て説明する。図３（ａ），（ｂ）、図４（ａ），（ｂ）
は従来の半導体装置における高い耐圧を有する半導体素
子と低い耐圧を有する半導体素子の平面図と断面図であ
り、１はＰ型半導体基板、２はＮ型埋め込み層、３はＮ
型エピタキシャル層、４はＰ型分離層、５はＮＰＮ−Ｔ
ｒのＰ型ベース拡散層、６はＮ型チャネルストッパ層、
７はＮＰＮ−ＴｒのＮ型エミッタ拡散層、８はＮＰＮ−
ＴｒのＮ型コレクタ拡散層である。
て説明する。図３（ａ），（ｂ）、図４（ａ），（ｂ）
は従来の半導体装置における高い耐圧を有する半導体素
子と低い耐圧を有する半導体素子の平面図と断面図であ
り、１はＰ型半導体基板、２はＮ型埋め込み層、３はＮ
型エピタキシャル層、４はＰ型分離層、５はＮＰＮ−Ｔ
ｒのＰ型ベース拡散層、６はＮ型チャネルストッパ層、
７はＮＰＮ−ＴｒのＮ型エミッタ拡散層、８はＮＰＮ−
ＴｒのＮ型コレクタ拡散層である。
【０００４】以上のように構成された半導体装置の製造
方法について、以下その形成方法を説明する。
方法について、以下その形成方法を説明する。
【０００５】まず、図３の高い耐圧を有する半導体素子
を形成するため、Ｐ型半導体基板１上にＮ型埋め込み層
２を形成し、次いでＮ型エピタキシャル層３を形成す
る。次にＮ型エピタキシャル層３を電気的に分離するた
めＰ型分離層４を形成する。次にＮ型エピタキシャル層
３の内部にＮＰＮ−ＴｒのＰ型ベース拡散層５を形成
し、次いでＮＰＮ−ＴｒのＮ型エミッタ拡散層７、ＮＰ
Ｎ−ＴｒのＮ型コレクタ拡散層８を形成する。一方、図
４の低い耐圧を有する半導体素子を形成するため、Ｐ型
半導体基板１上にＮ型埋め込み層２を形成し、次いでＮ
型エピタキシャル層３を形成する。次に前記Ｎ型エピタ
キシャル層３を電気的に分離するためＰ型分離層４を形
成する。次にＮ型エピタキシャル層３の内部にＮＰＮ−
ＴｒのＰ型ベース拡散層５を図３の半導体素子よりもＰ
型分離層４との間隔が狭くなるようにして形成する。次
にＰ型分離層４とＮＰＮ−ＴｒのＰ型ベース拡散層５に
挟まれたＮ型エピタキシャル層３にＮ型チャネルストッ
パ層６を形成する。次いでＮＰＮ−ＴｒのＮ型エミッタ
拡散層７、ＮＰＮ−ＴｒのＮ型コレクタ拡散層８を形成
する。
を形成するため、Ｐ型半導体基板１上にＮ型埋め込み層
２を形成し、次いでＮ型エピタキシャル層３を形成す
る。次にＮ型エピタキシャル層３を電気的に分離するた
めＰ型分離層４を形成する。次にＮ型エピタキシャル層
３の内部にＮＰＮ−ＴｒのＰ型ベース拡散層５を形成
し、次いでＮＰＮ−ＴｒのＮ型エミッタ拡散層７、ＮＰ
Ｎ−ＴｒのＮ型コレクタ拡散層８を形成する。一方、図
４の低い耐圧を有する半導体素子を形成するため、Ｐ型
半導体基板１上にＮ型埋め込み層２を形成し、次いでＮ
型エピタキシャル層３を形成する。次に前記Ｎ型エピタ
キシャル層３を電気的に分離するためＰ型分離層４を形
成する。次にＮ型エピタキシャル層３の内部にＮＰＮ−
ＴｒのＰ型ベース拡散層５を図３の半導体素子よりもＰ
型分離層４との間隔が狭くなるようにして形成する。次
にＰ型分離層４とＮＰＮ−ＴｒのＰ型ベース拡散層５に
挟まれたＮ型エピタキシャル層３にＮ型チャネルストッ
パ層６を形成する。次いでＮＰＮ−ＴｒのＮ型エミッタ
拡散層７、ＮＰＮ−ＴｒのＮ型コレクタ拡散層８を形成
する。
【０００６】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、低い耐圧を有する半導体素子を形成する
ためにはチャネルストッパ層６を新たに付加しなければ
ならず、そのため工程数が増し集積度は上がるがコスト
が高くなるという課題を有していた。
来の構成では、低い耐圧を有する半導体素子を形成する
ためにはチャネルストッパ層６を新たに付加しなければ
ならず、そのため工程数が増し集積度は上がるがコスト
が高くなるという課題を有していた。
【０００７】本発明は上記従来の課題を解決するもの
で、従来の構成と同じ集積度、同じコストでありなが
ら、より高性能の半導体装置を提供することを目的とす
る。
で、従来の構成と同じ集積度、同じコストでありなが
ら、より高性能の半導体装置を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体装置の製造方法は、低い耐圧を有する
半導体素子に使用するチャネルストッパ層を形成する時
同時に極性の異なる縦型半導体素子のベース領域を形成
する工程を有する構成よりなる。
に本発明の半導体装置の製造方法は、低い耐圧を有する
半導体素子に使用するチャネルストッパ層を形成する時
同時に極性の異なる縦型半導体素子のベース領域を形成
する工程を有する構成よりなる。
【０００９】
【作用】この構成によって、２種類の異なる耐圧を有す
る半導体素子を作成でき、同時にその半導体素子とは極
性が異なり横型よりも性能の良い縦型の半導体素子も作
成でき、集積度の向上とともに高性能の半導体装置を作
成することができる。
る半導体素子を作成でき、同時にその半導体素子とは極
性が異なり横型よりも性能の良い縦型の半導体素子も作
成でき、集積度の向上とともに高性能の半導体装置を作
成することができる。
【００１０】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。
しながら説明する。
【００１１】図１（ａ），（ｂ）および図２（ａ），
（ｂ）は本発明の一実施例の半導体装置内に形成された
半導体素子の耐圧の低いＮＰＮトランジスタ型半導体素
子とＰＮＰトランジスタ型半導体素子の２種類の平面図
と断面図を示す。図１，図２において従来例の図３，図
４と同一部分には同一番号を付し、説明を省略する。
（ｂ）は本発明の一実施例の半導体装置内に形成された
半導体素子の耐圧の低いＮＰＮトランジスタ型半導体素
子とＰＮＰトランジスタ型半導体素子の２種類の平面図
と断面図を示す。図１，図２において従来例の図３，図
４と同一部分には同一番号を付し、説明を省略する。
【００１２】９は縦型ＰＮＰ−ＴｒのＰ型コレクタ拡散
層、１０は縦型ＰＮＰ−ＴｒのＰ型エミッタ拡散層、１
１は縦型ＰＮＰ−ＴｒのＮ型ベース拡散層である。
層、１０は縦型ＰＮＰ−ＴｒのＰ型エミッタ拡散層、１
１は縦型ＰＮＰ−ＴｒのＮ型ベース拡散層である。
【００１３】以上のように構成された本実施例の半導体
装置の製造方法について以下説明する。まず、高い耐圧
を有する半導体素子の形成であるが、これは図３と同様
の方法で作成するので図示せず省略する。図１は低い耐
圧を有する半導体素子を示し、従来例の図４と同じよう
にＰ型半導体基板１上にＮ型埋め込み層２を形成し、次
いでＮ型エピタキシャル層３を形成する。次にＮ型エピ
タキシャル層３を電気的に分離するためＰ型分離層４を
形成する。次にＮ型エピタキシャル層３の内部にＮＰＮ
−ＴｒのＰ型ベース拡散層５を図３の半導体素子よりも
Ｐ型分離層４との間隔が狭くなるようにして形成する。
次にＰ型分離層４とＮＰＮ−ＴｒのＰ型ベース拡散層５
に挟まれたＮ型エピタキシャル層３にＮ型チャネルスト
ッパ層６を形成する。次いでＮＰＮ−ＴｒのＮ型エミッ
タ拡散層７、ＮＰＮ−ＴｒのＮ型コレクタ拡散層８を形
成する。本発明の特徴は、図１の低い耐圧を有する半導
体素子のＮ型チャネルストッパ層６を形成する時、同時
に図２に示す縦型ＰＮＰ−ＴｒのＮ型ベース拡散層１１
を形成することである。すなわちＰ型半導体基板１上に
Ｎ型埋め込み層２を形成し、次いでＮ型エピタキシャル
層３を形成する。次にＮ型エピタキシャル層３を電気的
に分離するためＰ型分離層４を形成し、同時に縦型ＰＮ
Ｐ−ＴｒのＰ型コレクタ拡散層９を形成する。次に図１
の半導体素子のチャネルストッパ層６の形成と同時に縦
型ＰＮＰ−ＴｒのＮ型ベース拡散層１１を形成する。最
後に、縦型ＰＮＰ−ＴｒのＰ型エミッタ拡散層１０を形
成する。
装置の製造方法について以下説明する。まず、高い耐圧
を有する半導体素子の形成であるが、これは図３と同様
の方法で作成するので図示せず省略する。図１は低い耐
圧を有する半導体素子を示し、従来例の図４と同じよう
にＰ型半導体基板１上にＮ型埋め込み層２を形成し、次
いでＮ型エピタキシャル層３を形成する。次にＮ型エピ
タキシャル層３を電気的に分離するためＰ型分離層４を
形成する。次にＮ型エピタキシャル層３の内部にＮＰＮ
−ＴｒのＰ型ベース拡散層５を図３の半導体素子よりも
Ｐ型分離層４との間隔が狭くなるようにして形成する。
次にＰ型分離層４とＮＰＮ−ＴｒのＰ型ベース拡散層５
に挟まれたＮ型エピタキシャル層３にＮ型チャネルスト
ッパ層６を形成する。次いでＮＰＮ−ＴｒのＮ型エミッ
タ拡散層７、ＮＰＮ−ＴｒのＮ型コレクタ拡散層８を形
成する。本発明の特徴は、図１の低い耐圧を有する半導
体素子のＮ型チャネルストッパ層６を形成する時、同時
に図２に示す縦型ＰＮＰ−ＴｒのＮ型ベース拡散層１１
を形成することである。すなわちＰ型半導体基板１上に
Ｎ型埋め込み層２を形成し、次いでＮ型エピタキシャル
層３を形成する。次にＮ型エピタキシャル層３を電気的
に分離するためＰ型分離層４を形成し、同時に縦型ＰＮ
Ｐ−ＴｒのＰ型コレクタ拡散層９を形成する。次に図１
の半導体素子のチャネルストッパ層６の形成と同時に縦
型ＰＮＰ−ＴｒのＮ型ベース拡散層１１を形成する。最
後に、縦型ＰＮＰ−ＴｒのＰ型エミッタ拡散層１０を形
成する。
【００１４】以上のように本実施例によれば、低い耐圧
を有する半導体素子のチャネルストッパ層６を形成する
時、その半導体素子とは極性の異なる縦型半導体素子の
Ｎ型ベース拡散層１１を形成し、高密度でしかも高性能
の半導体装置を形成することができる。
を有する半導体素子のチャネルストッパ層６を形成する
時、その半導体素子とは極性の異なる縦型半導体素子の
Ｎ型ベース拡散層１１を形成し、高密度でしかも高性能
の半導体装置を形成することができる。
【００１５】
【発明の効果】以上の実施例から明らかなように本発明
は、耐圧の低い半導体素子のチャネルストッパ層を形成
する時、その素子とは極性の異なる半導体素子のベース
拡散層を形成する構成によるので、工程が簡略化でき、
高集積、高性能の半導体装置を提供できる。
は、耐圧の低い半導体素子のチャネルストッパ層を形成
する時、その素子とは極性の異なる半導体素子のベース
拡散層を形成する構成によるので、工程が簡略化でき、
高集積、高性能の半導体装置を提供できる。
【図１】（ａ）は本発明の一実施例の半導体装置におけ
る耐圧の低いＮＰＮトランジスタ型半導体素子の平面図 （ｂ）は（ａ）の断面図
る耐圧の低いＮＰＮトランジスタ型半導体素子の平面図 （ｂ）は（ａ）の断面図
【図２】（ａ）は本発明の一実施例の半導体装置におけ
るＰＮＰトランジスタ型半導体素子の平面図 （ｂ）は（ａ）の断面図
るＰＮＰトランジスタ型半導体素子の平面図 （ｂ）は（ａ）の断面図
【図３】（ａ）は従来の半導体装置における耐圧の高い
ＮＰＮトランジスタ型半導体素子の平面図 （ｂ）は（ａ）の断面図
ＮＰＮトランジスタ型半導体素子の平面図 （ｂ）は（ａ）の断面図
【図４】（ａ）は従来の半導体装置における耐圧の低い
ＮＰＮトランジスタ型半導体素子の平面図 （ｂ）は（ａ）の断面図
ＮＰＮトランジスタ型半導体素子の平面図 （ｂ）は（ａ）の断面図
１ Ｐ型半導体基板（半導体基板） ２ Ｎ型埋め込み層 ３ Ｎ型エピタキシャル層 ４ Ｐ型分離層 ５ ＮＰＮ−ＴｒのＰ型ベース拡散層 ６ Ｎ型チャネルストッパ層（チャネルストッパ層） ７ ＮＰＮ−ＴｒのＮ型エミッタ拡散層 ８ ＮＰＮ−ＴｒのＮ型コレクタ拡散層 ９ 縦型ＰＮＰ−ＴｒのＰ型コレクタ拡散層 １０ 縦型ＰＮＰ−ＴｒのＰ型エミッタ拡散層 １１ 縦型ＰＮＰ−ＴｒのＮ型ベース拡散層（ＰＮＰト
ランジスタのベース領域）
ランジスタのベース領域）
Claims (1)
- 【請求項１】半導体基板上にＮＰＮトランジスタおよび
ＰＮＰトランジスタを形成する工程を少なくとも有する
半導体装置の製造方法において、前記ＮＰＮトランジス
タのチャネルストッパ層を形成する時、同時に前記ＰＮ
Ｐトランジスタのベース領域を形成する工程を少なくと
も有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4164520A JPH065793A (ja) | 1992-06-23 | 1992-06-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4164520A JPH065793A (ja) | 1992-06-23 | 1992-06-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065793A true JPH065793A (ja) | 1994-01-14 |
Family
ID=15794728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4164520A Pending JPH065793A (ja) | 1992-06-23 | 1992-06-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065793A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5847440A (en) * | 1994-10-13 | 1998-12-08 | Mitsubishi Denki Kabushiki Kaisha | Bipolar transistor, semiconductor device having bipolar transistors |
| JP2003017577A (ja) * | 2001-07-04 | 2003-01-17 | Denso Corp | 半導体装置 |
-
1992
- 1992-06-23 JP JP4164520A patent/JPH065793A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5847440A (en) * | 1994-10-13 | 1998-12-08 | Mitsubishi Denki Kabushiki Kaisha | Bipolar transistor, semiconductor device having bipolar transistors |
| JP2003017577A (ja) * | 2001-07-04 | 2003-01-17 | Denso Corp | 半導体装置 |
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