JPS598962B2 - Cmos サドウゾウフクキカイロ - Google Patents
Cmos サドウゾウフクキカイロInfo
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- JPS598962B2 JPS598962B2 JP50159795A JP15979575A JPS598962B2 JP S598962 B2 JPS598962 B2 JP S598962B2 JP 50159795 A JP50159795 A JP 50159795A JP 15979575 A JP15979575 A JP 15979575A JP S598962 B2 JPS598962 B2 JP S598962B2
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- 239000004065 semiconductor Substances 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
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- H—ELECTRICITY
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- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/30—Nc systems
- G05B2219/45—Nc applications
- G05B2219/45022—Auto seat, dentist chair, roll wheel chair
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- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45508—Indexing scheme relating to differential amplifiers the CSC comprising a voltage generating circuit as bias circuit for the CSC
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
2つのコンブリメンタリー金属酸化物半導体(CMOS
)増巾器トランジスタが差動増巾器回路の2つの分岐回
路に使用されているCMOS集積回路差動増巾器に於い
て、出力での非常に大きな電圧変化が小さな電流変化に
依存するように各増巾器トランジスタの負荷回路が非常
に高いインピーダンスであることが所望される。
)増巾器トランジスタが差動増巾器回路の2つの分岐回
路に使用されているCMOS集積回路差動増巾器に於い
て、出力での非常に大きな電圧変化が小さな電流変化に
依存するように各増巾器トランジスタの負荷回路が非常
に高いインピーダンスであることが所望される。
このような高インピーダンス負荷は所望の高利得増巾器
段を作るようにPMOSトランジスタを増巾器の2つの
分岐に於いて電流源として使用することによって各分岐
で得られる。
段を作るようにPMOSトランジスタを増巾器の2つの
分岐に於いて電流源として使用することによって各分岐
で得られる。
大きな範囲の出力電圧に渡って高い利得を与えるために
、負荷のためには電流源が望ましい。
、負荷のためには電流源が望ましい。
2つの分岐に於いて電流源トランジスタを使用する際に
は、2つの増巾器分岐に共通に接続された電流シンク又
は制限NMOSトランジスタを設けて電流が2つの負荷
回路に流れ込む際に電流シンクが可及的大の電流を取扱
うようにすることが所望される。
は、2つの増巾器分岐に共通に接続された電流シンク又
は制限NMOSトランジスタを設けて電流が2つの負荷
回路に流れ込む際に電流シンクが可及的大の電流を取扱
うようにすることが所望される。
このことは、2つの入力電圧が等しい際に2つの増巾器
トランジスタがそれらの飽和作動領域にあるようにする
ため及び当該回路が動作する共通電圧範囲を最大にする
ために必要である。
トランジスタがそれらの飽和作動領域にあるようにする
ため及び当該回路が動作する共通電圧範囲を最大にする
ために必要である。
これを達成するために、電流シンクトランジスタは電流
源トランジスタと整合するようにされ電流シンクトラン
ジスタが2つの増巾器分岐のいずれかから期待される最
大電流の約2倍の電流を取扱うように作動せしめられる
ようにすることが所望される。
源トランジスタと整合するようにされ電流シンクトラン
ジスタが2つの増巾器分岐のいずれかから期待される最
大電流の約2倍の電流を取扱うように作動せしめられる
ようにすることが所望される。
典型的な形のCMOS差動増巾器を設計する際に、VD
D電圧源に接続する2つの分岐の電流源は典型的にはP
チャンネル装置であり、一方接地したソース対ドレイン
回路を有する電流シンクNMOSI−ランジスタは典型
的にはNチャンネル装置である。
D電圧源に接続する2つの分岐の電流源は典型的にはP
チャンネル装置であり、一方接地したソース対ドレイン
回路を有する電流シンクNMOSI−ランジスタは典型
的にはNチャンネル装置である。
Nチャンネル装置とPチャンネル装置とを共通め半導体
基板上に設けこれら装置を整合させるようにすることは
非常に困難である。
基板上に設けこれら装置を整合させるようにすることは
非常に困難である。
例えは、Pチャンネルトランジスタを高利得にしようと
する特性は多くの場合にNチャンネル装置を低利得にし
てしまう。
する特性は多くの場合にNチャンネル装置を低利得にし
てしまう。
Pチャンネルスレツショルドが減少すれは、Nチャンネ
ルスレツショルドは増大し、従ってPチャンネル及びN
チャンネル装置は逆に作動している。
ルスレツショルドは増大し、従ってPチャンネル及びN
チャンネル装置は逆に作動している。
上述したように、Nチャンネル装置は、それが2つのP
チャンネル装置とは満足に作動するように設計すること
はできるが、これは性能を悪化してしまう。
チャンネル装置とは満足に作動するように設計すること
はできるが、これは性能を悪化してしまう。
本発明に於いては、CMOSトランジスタの中である寸
法関係と協同して働く数個のCMOSトランジスタから
なる制御回路が設けられ、第1の基準電圧を2つの電流
源トランジスタのゲートに与え、かつ第2の基準電圧を
電流シンクトランジスタのゲートに与えて、2つの基準
電圧を関連させ、電流シンクトランジスタと2つの電流
源トランジスタとの間で所望のトラッキングを行なわせ
る。
法関係と協同して働く数個のCMOSトランジスタから
なる制御回路が設けられ、第1の基準電圧を2つの電流
源トランジスタのゲートに与え、かつ第2の基準電圧を
電流シンクトランジスタのゲートに与えて、2つの基準
電圧を関連させ、電流シンクトランジスタと2つの電流
源トランジスタとの間で所望のトラッキングを行なわせ
る。
電流シンクトランジスタはある非常に高い値ではなく電
流源トランジスタの制限値のほぼ2倍で制限を行なうた
め及びこの関係は広い電源電圧変動で維持されるため、
回路性能の相当の改良が達成される。
流源トランジスタの制限値のほぼ2倍で制限を行なうた
め及びこの関係は広い電源電圧変動で維持されるため、
回路性能の相当の改良が達成される。
制御回路は第1のPMOS制御トランジスタを具備し、
そのソース対ドレイン回路はVDD電源間で抵抗回路と
直列に接続される。
そのソース対ドレイン回路はVDD電源間で抵抗回路と
直列に接続される。
第1の制御トランジスタとその抵抗との間の接続部に生
じる電圧は2つの電流源トランジスタのゲートに第1の
基準電圧を与えるように使用される。
じる電圧は2つの電流源トランジスタのゲートに第1の
基準電圧を与えるように使用される。
制御回路に第2の回路を設け、これは第2及び第3のC
MOS制御トランジスタからなり、そのソース対ドレイ
ン回路はVDD電源間に直列に接続される。
MOS制御トランジスタからなり、そのソース対ドレイ
ン回路はVDD電源間に直列に接続される。
第1の基準電圧は第2の制御トランジスタのためのゲー
トドライブとして使用され、第2の基準電圧は第2及び
第3の制御トランジスタ間の接続部から取られ、電流シ
ンクトランジスタのためのゲートドライブとして使用さ
れる。
トドライブとして使用され、第2の基準電圧は第2及び
第3の制御トランジスタ間の接続部から取られ、電流シ
ンクトランジスタのためのゲートドライブとして使用さ
れる。
MOS}ランジスタのうちのあるものは、電流シンクト
ランジスタをトラッキングし2つの電流源トランジスタ
のうちの1つの制限値のほぼ2倍で電流制限を行なうよ
うに例えはチャンネル巾が関連づけられるようになって
いる。
ランジスタをトラッキングし2つの電流源トランジスタ
のうちの1つの制限値のほぼ2倍で電流制限を行なうよ
うに例えはチャンネル巾が関連づけられるようになって
いる。
一実施例に於いて電流源トランジスタと第1及び第2の
制御トランジスタとのチャンネル長は等しくせしめられ
、電流シンクトランジスタと第3の制御トランジスタと
のチャンネル長は等しくされ、更にこれらMOS}ラン
ジスタのチャンネル巾は電流シンクトランジスタと第2
の制御トランジスタとのチャンネル中の積が電流源トラ
ンジスタと第3の制御トランジスタとのチャンネル巾の
積の約2倍に等しくなるように寸法決めされている。
制御トランジスタとのチャンネル長は等しくせしめられ
、電流シンクトランジスタと第3の制御トランジスタと
のチャンネル長は等しくされ、更にこれらMOS}ラン
ジスタのチャンネル巾は電流シンクトランジスタと第2
の制御トランジスタとのチャンネル中の積が電流源トラ
ンジスタと第3の制御トランジスタとのチャンネル巾の
積の約2倍に等しくなるように寸法決めされている。
本発明の他の実施例で、2つの電流源トランジスタと第
1の制御トランジスタとのチャンネル寸法は電流源トラ
ンジスタが次の式の電流で制限を行なうようにされてい
る。
1の制御トランジスタとのチャンネル寸法は電流源トラ
ンジスタが次の式の電流で制限を行なうようにされてい
る。
ここで、2つの電流源トランジスタ及び第1の制御トラ
ンジスタのチャンネル長は等しく、WO−SOIJRc
Bは上記電流源トランジスタのそれぞれのチャンネル巾
であり、WF.cは上記第1の制御トランジスタのチャ
ンネル巾であリ、■R1は第1の基準電圧であり、Rは
抵抗値である。
ンジスタのチャンネル長は等しく、WO−SOIJRc
Bは上記電流源トランジスタのそれぞれのチャンネル巾
であり、WF.cは上記第1の制御トランジスタのチャ
ンネル巾であリ、■R1は第1の基準電圧であり、Rは
抵抗値である。
第1、第2及び第3の制御トランジスタ及び電流シンク
トランジスタのチャンネル寸法は電流シンクトランジス
タが次式の電流で制限を行なうように定められる。
トランジスタのチャンネル寸法は電流シンクトランジス
タが次式の電流で制限を行なうように定められる。
この場合は、第1及び第2の制御トランジスタのチャン
ネル領域の長さが等しく、第3の制御トランジスタと電
流シンクトランジスタのチャンネル領域の長さが等しい
時である。
ネル領域の長さが等しく、第3の制御トランジスタと電
流シンクトランジスタのチャンネル領域の長さが等しい
時である。
Ws.cは第2の制御トランジスタのチャンネル巾であ
り、W0.8INKは電流シンクトランジスタのチャン
ネル巾であり、WT.c.は第3の制御トランジスタの
チャンネル巾である。
り、W0.8INKは電流シンクトランジスタのチャン
ネル巾であり、WT.c.は第3の制御トランジスタの
チャンネル巾である。
以下図面に基づき本発明の詳細を説明する。
第1図に於いて、CMOS差動増巾器回路はこの差動増
巾器の第1の分岐に配置した第lのNMOS増巾器トラ
ンジスタQ1と差動増巾器の第2の分岐に配置した第2
のNMOSトランジスタQ2とからなる。
巾器の第1の分岐に配置した第lのNMOS増巾器トラ
ンジスタQ1と差動増巾器の第2の分岐に配置した第2
のNMOSトランジスタQ2とからなる。
第lのPMOS電流源トランジスタQ3は、そのソース
、ドレイン回路が差動増巾器の第1の分岐の第1の増巾
器トランジスタQ1と直列になるように接続されている
。
、ドレイン回路が差動増巾器の第1の分岐の第1の増巾
器トランジスタQ1と直列になるように接続されている
。
第2のPMOS電流源トランジスタQ4は第2の増巾器
分岐の第2の増巾器トランジスタQ2と直列に接続され
ている。
分岐の第2の増巾器トランジスタQ2と直列に接続され
ている。
2つの増巾器トランジスタQ1及びQ2の2つのソース
はNMOS電流シンクトランジスタQ5に共に接続され
ている。
はNMOS電流シンクトランジスタQ5に共に接続され
ている。
CMOS差動増巾器の1つの典型的な例に於いて、2つ
の電流源トランジスタQ3及びQ4はPチャンネル装置
であり、一方2つの増巾器トランジスタQ1及びQ2並
びに電流シンクトランジスタQ,はNチャンネル装置で
ある。
の電流源トランジスタQ3及びQ4はPチャンネル装置
であり、一方2つの増巾器トランジスタQ1及びQ2並
びに電流シンクトランジスタQ,はNチャンネル装置で
ある。
2つの電流源トランジスタQ3及びQ4のソースは電圧
源VDDと2つの増巾器トランジスタQ1及びQ2のド
レインに接続されている。
源VDDと2つの増巾器トランジスタQ1及びQ2のド
レインに接続されている。
2つの増巾器トランジスタQ1及びQ2のソースは電流
シンクQ5のドレインに共通に接続されている。
シンクQ5のドレインに共通に接続されている。
電流シンクトランジスタQ5のソースは接地されている
。
。
差動増巾器回路への入力は2つの増巾器トランジスタQ
1及びQ2のゲートに接続され、出力は2つの増巾器ト
ランジスタのドレイン回路の一方又は両方から取られる
。
1及びQ2のゲートに接続され、出力は2つの増巾器ト
ランジスタのドレイン回路の一方又は両方から取られる
。
2つの電流源トランジスタQ3及びQ4は2つの関連し
た増巾器トランジスタQ1及びQ2のための負荷回路と
して使用される。
た増巾器トランジスタQ1及びQ2のための負荷回路と
して使用される。
これはトランジスタQ3及びQ4が増巾器に対して所望
の高利得特性を生じさせるべく所望の高インピーダンス
負荷を与えるからである。
の高利得特性を生じさせるべく所望の高インピーダンス
負荷を与えるからである。
これら電流源は2つの増巾器分岐内で使用されるために
、電流シンクNMOSトランジスタQ5は増巾器の共通
の電流源内に与えられて、電流源から両増巾器分岐に流
れる電流をシンク作用する。
、電流シンクNMOSトランジスタQ5は増巾器の共通
の電流源内に与えられて、電流源から両増巾器分岐に流
れる電流をシンク作用する。
電流シンクトランジスタQ,は分岐の一方からの最大電
流の2倍を取扱うことができるだけ充分である。
流の2倍を取扱うことができるだけ充分である。
電流シンクトランジスタQ,はNチャンネル装置であり
一方電流源トランジスタQ3及びQ4はPチャンネル装
置であるために、集積回路上での寸法設計による2つの
電流源トランジスタQ3及びQ4との電流シンクトラン
ジスタQ,の整合は非常に困難である。
一方電流源トランジスタQ3及びQ4はPチャンネル装
置であるために、集積回路上での寸法設計による2つの
電流源トランジスタQ3及びQ4との電流シンクトラン
ジスタQ,の整合は非常に困難である。
MOS}ランジスタのあるもの間での非常に簡単な寸法
関係と共に新規な制御回路は電流源トランジスタQ3及
びQ4の両者に対するゲートドライ?基準電圧vR
と電流シンクトランジスタQ5に対する関連したゲート
トライブ基準電圧V2とを与える。
関係と共に新規な制御回路は電流源トランジスタQ3及
びQ4の両者に対するゲートドライ?基準電圧vR
と電流シンクトランジスタQ5に対する関連したゲート
トライブ基準電圧V2とを与える。
電流シンクトランジスタQ5は電流シンクと電流源との
間でトラッキングを生じさせて電流源トランジスタのう
ちの1つの最大電流制限の約2倍で電流シンクトランジ
スタに対して常に電流制限を行なわせる。
間でトラッキングを生じさせて電流源トランジスタのう
ちの1つの最大電流制限の約2倍で電流シンクトランジ
スタに対して常に電流制限を行なわせる。
制御回路は第1のMOS形Pチャンネル制御トランジス
タQ6を具備し、これは抵抗Rの一側に接続したドレイ
ンを有し、この第1の制御トランジスタQ6のソース、
ドレイン回路と抵抗Rとは直列になってVDD と接地
との間に接続されている。
タQ6を具備し、これは抵抗Rの一側に接続したドレイ
ンを有し、この第1の制御トランジスタQ6のソース、
ドレイン回路と抵抗Rとは直列になってVDD と接地
との間に接続されている。
第1の制御トランジスタQ6のドレインはそのゲートに
も接続されている。
も接続されている。
第2のPチャンネルMOS制御トランジスタQ7及び第
3のNチャンネルMOS制御トランジスタQ8からなる
第2の回路はVDD と接地との間に接続されている。
3のNチャンネルMOS制御トランジスタQ8からなる
第2の回路はVDD と接地との間に接続されている。
第2の制御トランジスタQ7のドレイゾは第3の制御ト
ランジスタQ8のドレインに接続されている。
ランジスタQ8のドレインに接続されている。
第2の制御トランジスタQ7のゲートは第1の制御トラ
ンジスタQ6と抵抗Rとの間に接続される。
ンジスタQ6と抵抗Rとの間に接続される。
第3の制御トランジスタQ8のゲートは第2及び第3の
制御′トランジスタQ7及びQ8のドレイン間に接続さ
れ、この接続部はまた電流シンクトランジスタQ,のゲ
ートにも接続される。
制御′トランジスタQ7及びQ8のドレイン間に接続さ
れ、この接続部はまた電流シンクトランジスタQ,のゲ
ートにも接続される。
第1の制御トランジスタQ6と抵抗Rとの間の接続部は
2つの電流源トランジスタQ3及びQ4のゲートに接続
される。
2つの電流源トランジスタQ3及びQ4のゲートに接続
される。
作動にあって、第1の制御トランジスタQ6及び抵抗R
はこの回路のQ6を通る電流のある値を設定する。
はこの回路のQ6を通る電流のある値を設定する。
第1の制御トランジスタQ6はそのゲートがそのドルイ
ンに接続しているため飽和モードで作動している。
ンに接続しているため飽和モードで作動している。
ドレインの電圧がVDD以下の1つのPチャンネルスレ
ツショルドにあるとトランジスタQ6から電流が流れる
。
ツショルドにあるとトランジスタQ6から電流が流れる
。
トランジスタQ6のゲート対ソース電圧は抵抗Rによっ
て要求される電流を生じさせるために必要な電圧値を求
め、従ってトランジスタQ6及び抵抗Rから成る回路は
2つの電流源トランジスタQ3及びQ4のゲートに対し
て基準ドライブ電圧vRを与える。
て要求される電流を生じさせるために必要な電圧値を求
め、従ってトランジスタQ6及び抵抗Rから成る回路は
2つの電流源トランジスタQ3及びQ4のゲートに対し
て基準ドライブ電圧vRを与える。
例えは、ゲート対ソース電圧が上り正になれは、抵抗R
間の電圧が増大するために、抵抗Rをより大きい電流が
流れる。
間の電圧が増大するために、抵抗Rをより大きい電流が
流れる。
この結果、第1の基準電圧vR1によって2つの電流源
トランジスタに与えられるゲート対ソースドライブはよ
り小になる。
トランジスタに与えられるゲート対ソースドライブはよ
り小になる。
?の同一のゲート電圧■R,は第2の制御トランジスタ
Q7のゲートに与えられ、トランジスタQ7がトランジ
スタQ6と同一の物理的特性を有していれは、トランジ
スタQ7は制御を行なおうとし、トランジスタQ6を流
れる電流と同じ電流で飽和する。
Q7のゲートに与えられ、トランジスタQ7がトランジ
スタQ6と同一の物理的特性を有していれは、トランジ
スタQ7は制御を行なおうとし、トランジスタQ6を流
れる電流と同じ電流で飽和する。
トランジスタQ7は、次いで、トランジスタQ8に対し
て制限された電流源として働き、トランジスタQ7の電
流に等しい電流値に低下させるに必要なトランジスタQ
8のゲート対ソース電圧を設定する。
て制限された電流源として働き、トランジスタQ7の電
流に等しい電流値に低下させるに必要なトランジスタQ
8のゲート対ソース電圧を設定する。
ここで、トランジスタQ3= Q4 − Q6及びQ7
の特接が等しけれは、これら4つのトランジスタが制限
する電流はゲート対ソース電圧が全て等しいために同一
となる。
の特接が等しけれは、これら4つのトランジスタが制限
する電流はゲート対ソース電圧が全て等しいために同一
となる。
第2の基準電圧VR2はトランジスタQ7及びQ8のド
レインの接続部に発生され、この基準電圧■R2がトラ
ンジスタQ,のゲートに与えられかつトランジスタQ5
のチャンネル巾がトランジスタQ8のチャンネル巾の2
倍にされておれは、トランジスタQ5は電流源トランジ
スタQ3及びQ4のためのものと同じ電流制限であるト
ランジスタQ8の電流制限の実際2倍で電流制限を行な
う。
レインの接続部に発生され、この基準電圧■R2がトラ
ンジスタQ,のゲートに与えられかつトランジスタQ5
のチャンネル巾がトランジスタQ8のチャンネル巾の2
倍にされておれは、トランジスタQ5は電流源トランジ
スタQ3及びQ4のためのものと同じ電流制限であるト
ランジスタQ8の電流制限の実際2倍で電流制限を行な
う。
2つの基準電圧■R+及びvR2は、電流源トランジス
タQ3及びQ4が電流制限を行なう電流値に対して、ト
ランジスタQ,が電流制限を行なう値が常に一定の比即
ち2になるようにトラッキングを行なう。
タQ3及びQ4が電流制限を行なう電流値に対して、ト
ランジスタQ,が電流制限を行なう値が常に一定の比即
ち2になるようにトラッキングを行なう。
第2図には、本発明の思想を実際に使用したCMOS差
動増巾器回路の回路図が示されている。
動増巾器回路の回路図が示されている。
第1図のトランジスタに機能的に対応するトランジスタ
は同一記号で示されている。
は同一記号で示されている。
この回路には、増巾器の第2の分岐に設けられるような
電流源PMOSトランジスタQ4はない。
電流源PMOSトランジスタQ4はない。
これは、この簡単な回路の出力がNチャンネル増巾器ト
ランジスタQ1のドレインから取られるからである。
ランジスタQ1のドレインから取られるからである。
第2の増巾器トランジスタQ2のゲートは抵抗R2及び
R3からなる分圧回路網からの基準電圧入力が与えられ
る。
R3からなる分圧回路網からの基準電圧入力が与えられ
る。
第2の増巾器トランジスタQ2のゲートに設定された基
準電圧は当該回路の電圧VDDの63%である。
準電圧は当該回路の電圧VDDの63%である。
これはこの特定の差動増巾器がVDDから充電される直
列抵抗及びコンデンサ回路から取られる入力で働くよう
になっており、当該回路のためのスイッチオーバ一点は
その点でのRC回路の1つの時定数で生じることが所望
されるからである。
列抵抗及びコンデンサ回路から取られる入力で働くよう
になっており、当該回路のためのスイッチオーバ一点は
その点でのRC回路の1つの時定数で生じることが所望
されるからである。
トランジスタQ9〜Q1は、差動増巾器回路が感知及び
スイッチングを行なうように使用されない時に当該回路
の電流が零に減少するように種々のトランジスタを簡単
にオフにするために当該回路内に含まれている。
スイッチングを行なうように使用されない時に当該回路
の電流が零に減少するように種々のトランジスタを簡単
にオフにするために当該回路内に含まれている。
トラ〕/ジスタ13は増巾器トランジスタQ1の出力回
路点が増巾器出力のための初期始動状態としてVDDま
で引張られるように設けられる。
路点が増巾器出力のための初期始動状態としてVDDま
で引張られるように設けられる。
第1の制御トランジスタQ6と回路をなす抵抗Rは2つ
のCMOS}ランジスタQ12及びQ+4で作られる。
のCMOS}ランジスタQ12及びQ+4で作られる。
種々のトランジスタのための実際のチャンネル長及びチ
ャンネル巾は各MOSトランジスタに関連して数字で示
されている。
ャンネル巾は各MOSトランジスタに関連して数字で示
されている。
上の数字はミル単位でのチャンネル巾であり、下の数字
はミル単位でのチャンネル長である。
はミル単位でのチャンネル長である。
例えは、トランジスタQ3は63.3ミルのチャンネル
巾と0.5ミルのチャンネル長を有している。
巾と0.5ミルのチャンネル長を有している。
第2の数字が記載されていなければ、チャンネル長は0
.35ミルである。
.35ミルである。
電流源トランジスタQ3は次の電流に制限する。
この場合は、電流源トランジスタQ3と第1の制御トラ
ンジスタQ6とのチャンネル領域の長さが等しい時であ
る。
ンジスタQ6とのチャンネル領域の長さが等しい時であ
る。
ここで、WQ3は第2の電流源トランジスタのためのチ
ャンネル巾であり、WQ6は第1の制御トランジスタQ
6のためのチャンネル巾である。
ャンネル巾であり、WQ6は第1の制御トランジスタQ
6のためのチャンネル巾である。
電流シンクトランジスタQ5は電流■^、
で制限し、この場合第1及び第2の制御トランジスタQ
6及びQ7のチャンネル領域の長さは等しく、第3の制
御トランジスタQ8と電流シンクトランジスタQ,との
チャンネル領域の長さは等しい時であり、上式でWQ7
は第2の制御トランジスタQ7のためのチャンネル巾で
あり、WQ,は電流シンクトランジスタQ5のためのチ
ャンネル巾であり、WQ8は第3の制御トランジスタQ
8のチャンネル巾である。
6及びQ7のチャンネル領域の長さは等しく、第3の制
御トランジスタQ8と電流シンクトランジスタQ,との
チャンネル領域の長さは等しい時であり、上式でWQ7
は第2の制御トランジスタQ7のためのチャンネル巾で
あり、WQ,は電流シンクトランジスタQ5のためのチ
ャンネル巾であり、WQ8は第3の制御トランジスタQ
8のチャンネル巾である。
第1図は本発明の第1の実施例を示すCMOS集積回路
の回路図、第2図は本発明の第2の実施例を示すCMO
S集積回路の回路図である。 図で、Q6は第1のCMOS制御トランジスタ、Q7は
第2のCMOS制御トランジスタ、Q8は第3のCMO
S制御トランジスタ、R , Q,。 ,Q+4は抵抗回路、■R1は第1の基準電圧、■R2
は第2の基準電圧を示す。
の回路図、第2図は本発明の第2の実施例を示すCMO
S集積回路の回路図である。 図で、Q6は第1のCMOS制御トランジスタ、Q7は
第2のCMOS制御トランジスタ、Q8は第3のCMO
S制御トランジスタ、R , Q,。 ,Q+4は抵抗回路、■R1は第1の基準電圧、■R2
は第2の基準電圧を示す。
Claims (1)
- 【特許請求の範囲】 1 第1及び第2の分岐回路を並列に有するCMOS差
動増巾器回路に於いて、 (イ)ソースードレイン回路を上記第1の分岐回路内に
有する第1の導電型の第1のMOS増巾器トランジスタ
と (口)ソースードレイン回路を上記第2の分岐回路に有
する第1の導電型の第2のMOS増巾器トランジスタと
、 (/9 ソースードレイン回路を上記第1の分岐回路の
上記第1の増巾器トランジスタのソースードレイン回路
に接続した第2の導電型の第lのMOS電流源トランジ
スタと、 (ニ)ソースードレイン回路を上記第2の分岐回路の上
記第2の増巾器トランジスタのソースードレイン回路に
接続した第2の導電型の第2のMOS電流源トランジス
タと、 (羽 ソースードレイン回路を上記2つの増巾器トラン
ジスタのソースードレイン回路に共通に接続した第1の
導電型のMOS電流シンクトランジスタと、 (ヘ)上記2つの分岐回路及び上記電流シンクトランジ
スタのソースードレイン回路の直列回路間に接続された
電位源と、 (ト)第1の基準電圧を上記電流源トランジスタのゲー
トに与えかつ第2の基準電圧を上記電流シンクトランジ
スタのゲートに与えるためのCMOS制御回路と、 からなり、上記CMOS制御回路は、 (a) 第2の導電型の第1のMOS制御トランジス
タと、 (b) 上記電位源間で上記第1の制御トランジスタ
のソースードレイン回路に直列に接続された抵抗回路と
、 (C) 第2の導電型の第2のMOS制御トランジス
タと、 (d) ソースードレイン回路は上記電位源間で上記
第2の制御トランジスタのソースードレイン回路と直列
に接続されている第1の導電型の第3のCMOS制御ト
ランジスタと、 からなり、 上記第1の制御トランジスタのゲートは上記抵抗回路と
上記第1の制御トランジスタのソースードレイン回路と
の接続部に接続され、上記電流源トランジスタのゲート
は上記接続部に接続されていて上記接続部に生じる電圧
を上記電流源トランジスタのゲートへの上記第1の基準
電圧として使用させるようにし、上記第2の制御トラン
ジスタのゲートは上記接続部に接続されて上記第1の基
準電圧を上記第2の制御トランジスタのゲートに与える
ようにし、上記第3の制御トランジスタのゲートは上記
第2及び第3の制御トランジスタのソースードレイン回
路の接続部に接続され、この第2の接続部には上記電流
シンクトランジスタのゲートを接続して上記第2の接続
部に生じる電圧を上記電流シンクトランジスタのゲート
に対して上記第2の基準電圧として使用させ、上記3つ
の制御トランジスタ、上記電流源トランジスタ、上記電
流シンクトランジスタのチャネル巾の比は上記電流シン
クトランジスタのゲートに与えられる上記第2の基準電
圧の値が上記電流シンクトランジスタに電流制限値を生
じさせ、その電流制限値が上記電流源トランジスタのゲ
ートに与えられる上記第1の基準電圧によって上記電流
源トランジスタに生ぜしめられる電流制限値の約2倍と
なるように定められている、ようになったCMOS差動
増巾器回路。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US05/545,097 US3961279A (en) | 1975-01-29 | 1975-01-29 | CMOS differential amplifier circuit utilizing a CMOS current sinking transistor which tracks CMOS current sourcing transistors |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5193850A JPS5193850A (en) | 1976-08-17 |
JPS598962B2 true JPS598962B2 (ja) | 1984-02-28 |
Family
ID=24174884
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP50159795A Expired JPS598962B2 (ja) | 1975-01-29 | 1975-12-26 | Cmos サドウゾウフクキカイロ |
Country Status (4)
Country | Link |
---|---|
US (1) | US3961279A (ja) |
JP (1) | JPS598962B2 (ja) |
DE (1) | DE2554054A1 (ja) |
FR (1) | FR2299761A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH052179Y2 (ja) * | 1988-05-14 | 1993-01-20 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US20140087657A1 (en) * | 2012-09-27 | 2014-03-27 | Broadcom Corporation | Remote Antenna Driver for Reducing Unwanted Electromagnetic Emissions and/or Distortion Within a Near Field Communication (NFC) Capable Device |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4829358A (ja) * | 1971-08-18 | 1973-04-18 | ||
JPS4842654A (ja) * | 1971-09-29 | 1973-06-21 |
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-
1975
- 1975-01-29 US US05/545,097 patent/US3961279A/en not_active Expired - Lifetime
- 1975-12-02 DE DE19752554054 patent/DE2554054A1/de active Pending
- 1975-12-26 JP JP50159795A patent/JPS598962B2/ja not_active Expired
-
1976
- 1976-01-13 FR FR7600669A patent/FR2299761A1/fr not_active Withdrawn
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS4829358A (ja) * | 1971-08-18 | 1973-04-18 | ||
JPS4842654A (ja) * | 1971-09-29 | 1973-06-21 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH052179Y2 (ja) * | 1988-05-14 | 1993-01-20 |
Also Published As
Publication number | Publication date |
---|---|
US3961279A (en) | 1976-06-01 |
JPS5193850A (en) | 1976-08-17 |
DE2554054A1 (de) | 1976-08-05 |
FR2299761A1 (fr) | 1976-08-27 |
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