JPS598962B2 - Ｃｍｏｓ サドウゾウフクキカイロ - Google Patents

Description

【発明の詳細な説明】 ２つのコンブリメンタリー金属酸化物半導体（ＣＭＯＳ
）増巾器トランジスタが差動増巾器回路の２つの分岐回
路に使用されているＣＭＯＳ集積回路差動増巾器に於い
て、出力での非常に大きな電圧変化が小さな電流変化に
依存するように各増巾器トランジスタの負荷回路が非常
に高いインピーダンスであることが所望される。

このような高インピーダンス負荷は所望の高利得増巾器
段を作るようにＰＭＯＳトランジスタを増巾器の２つの
分岐に於いて電流源として使用することによって各分岐
で得られる。

大きな範囲の出力電圧に渡って高い利得を与えるために
、負荷のためには電流源が望ましい。

２つの分岐に於いて電流源トランジスタを使用する際に
は、２つの増巾器分岐に共通に接続された電流シンク又
は制限ＮＭＯＳトランジスタを設けて電流が２つの負荷
回路に流れ込む際に電流シンクが可及的大の電流を取扱
うようにすることが所望される。

このことは、２つの入力電圧が等しい際に２つの増巾器
トランジスタがそれらの飽和作動領域にあるようにする
ため及び当該回路が動作する共通電圧範囲を最大にする
ために必要である。

これを達成するために、電流シンクトランジスタは電流
源トランジスタと整合するようにされ電流シンクトラン
ジスタが２つの増巾器分岐のいずれかから期待される最
大電流の約２倍の電流を取扱うように作動せしめられる
ようにすることが所望される。

典型的な形のＣＭＯＳ差動増巾器を設計する際に、ＶＤ
Ｄ電圧源に接続する２つの分岐の電流源は典型的にはＰ
チャンネル装置であり、一方接地したソース対ドレイン
回路を有する電流シンクＮＭＯＳＩ−ランジスタは典型
的にはＮチャンネル装置である。

Ｎチャンネル装置とＰチャンネル装置とを共通め半導体
基板上に設けこれら装置を整合させるようにすることは
非常に困難である。

例えは、Ｐチャンネルトランジスタを高利得にしようと
する特性は多くの場合にＮチャンネル装置を低利得にし
てしまう。

Ｐチャンネルスレツショルドが減少すれは、Ｎチャンネ
ルスレツショルドは増大し、従ってＰチャンネル及びＮ
チャンネル装置は逆に作動している。

上述したように、Ｎチャンネル装置は、それが２つのＰ
チャンネル装置とは満足に作動するように設計すること
はできるが、これは性能を悪化してしまう。

本発明に於いては、ＣＭＯＳトランジスタの中である寸
法関係と協同して働く数個のＣＭＯＳトランジスタから
なる制御回路が設けられ、第１の基準電圧を２つの電流
源トランジスタのゲートに与え、かつ第２の基準電圧を
電流シンクトランジスタのゲートに与えて、２つの基準
電圧を関連させ、電流シンクトランジスタと２つの電流
源トランジスタとの間で所望のトラッキングを行なわせ
る。

電流シンクトランジスタはある非常に高い値ではなく電
流源トランジスタの制限値のほぼ２倍で制限を行なうた
め及びこの関係は広い電源電圧変動で維持されるため、
回路性能の相当の改良が達成される。

制御回路は第１のＰＭＯＳ制御トランジスタを具備し、
そのソース対ドレイン回路はＶＤＤ電源間で抵抗回路と
直列に接続される。

第１の制御トランジスタとその抵抗との間の接続部に生
じる電圧は２つの電流源トランジスタのゲートに第１の
基準電圧を与えるように使用される。

制御回路に第２の回路を設け、これは第２及び第３のＣ
ＭＯＳ制御トランジスタからなり、そのソース対ドレイ
ン回路はＶＤＤ電源間に直列に接続される。

第１の基準電圧は第２の制御トランジスタのためのゲー
トドライブとして使用され、第２の基準電圧は第２及び
第３の制御トランジスタ間の接続部から取られ、電流シ
ンクトランジスタのためのゲートドライブとして使用さ
れる。

ＭＯＳ｝ランジスタのうちのあるものは、電流シンクト
ランジスタをトラッキングし２つの電流源トランジスタ
のうちの１つの制限値のほぼ２倍で電流制限を行なうよ
うに例えはチャンネル巾が関連づけられるようになって
いる。

一実施例に於いて電流源トランジスタと第１及び第２の
制御トランジスタとのチャンネル長は等しくせしめられ
、電流シンクトランジスタと第３の制御トランジスタと
のチャンネル長は等しくされ、更にこれらＭＯＳ｝ラン
ジスタのチャンネル巾は電流シンクトランジスタと第２
の制御トランジスタとのチャンネル中の積が電流源トラ
ンジスタと第３の制御トランジスタとのチャンネル巾の
積の約２倍に等しくなるように寸法決めされている。

本発明の他の実施例で、２つの電流源トランジスタと第
１の制御トランジスタとのチャンネル寸法は電流源トラ
ンジスタが次の式の電流で制限を行なうようにされてい
る。

ここで、２つの電流源トランジスタ及び第１の制御トラ
ンジスタのチャンネル長は等しく、ＷＯ−ＳＯＩＪＲｃ
Ｂは上記電流源トランジスタのそれぞれのチャンネル巾
であり、ＷＦ．ｃは上記第１の制御トランジスタのチャ
ンネル巾であリ、■Ｒ１は第１の基準電圧であり、Ｒは
抵抗値である。

第１、第２及び第３の制御トランジスタ及び電流シンク
トランジスタのチャンネル寸法は電流シンクトランジス
タが次式の電流で制限を行なうように定められる。

この場合は、第１及び第２の制御トランジスタのチャン
ネル領域の長さが等しく、第３の制御トランジスタと電
流シンクトランジスタのチャンネル領域の長さが等しい
時である。

Ｗｓ．ｃは第２の制御トランジスタのチャンネル巾であ
り、Ｗ０．８ＩＮＫは電流シンクトランジスタのチャン
ネル巾であり、ＷＴ．ｃ．は第３の制御トランジスタの
チャンネル巾である。

以下図面に基づき本発明の詳細を説明する。

第１図に於いて、ＣＭＯＳ差動増巾器回路はこの差動増
巾器の第１の分岐に配置した第ｌのＮＭＯＳ増巾器トラ
ンジスタＱ１と差動増巾器の第２の分岐に配置した第２
のＮＭＯＳトランジスタＱ２とからなる。

第ｌのＰＭＯＳ電流源トランジスタＱ３は、そのソース
、ドレイン回路が差動増巾器の第１の分岐の第１の増巾
器トランジスタＱ１と直列になるように接続されている
。

第２のＰＭＯＳ電流源トランジスタＱ４は第２の増巾器
分岐の第２の増巾器トランジスタＱ２と直列に接続され
ている。

２つの増巾器トランジスタＱ１及びＱ２の２つのソース
はＮＭＯＳ電流シンクトランジスタＱ５に共に接続され
ている。

ＣＭＯＳ差動増巾器の１つの典型的な例に於いて、２つ
の電流源トランジスタＱ３及びＱ４はＰチャンネル装置
であり、一方２つの増巾器トランジスタＱ１及びＱ２並
びに電流シンクトランジスタＱ，はＮチャンネル装置で
ある。

２つの電流源トランジスタＱ３及びＱ４のソースは電圧
源ＶＤＤと２つの増巾器トランジスタＱ１及びＱ２のド
レインに接続されている。

２つの増巾器トランジスタＱ１及びＱ２のソースは電流
シンクＱ５のドレインに共通に接続されている。

電流シンクトランジスタＱ５のソースは接地されている
。

差動増巾器回路への入力は２つの増巾器トランジスタＱ
１及びＱ２のゲートに接続され、出力は２つの増巾器ト
ランジスタのドレイン回路の一方又は両方から取られる
。

２つの電流源トランジスタＱ３及びＱ４は２つの関連し
た増巾器トランジスタＱ１及びＱ２のための負荷回路と
して使用される。

これはトランジスタＱ３及びＱ４が増巾器に対して所望
の高利得特性を生じさせるべく所望の高インピーダンス
負荷を与えるからである。

これら電流源は２つの増巾器分岐内で使用されるために
、電流シンクＮＭＯＳトランジスタＱ５は増巾器の共通
の電流源内に与えられて、電流源から両増巾器分岐に流
れる電流をシンク作用する。

電流シンクトランジスタＱ，は分岐の一方からの最大電
流の２倍を取扱うことができるだけ充分である。

電流シンクトランジスタＱ，はＮチャンネル装置であり
一方電流源トランジスタＱ３及びＱ４はＰチャンネル装
置であるために、集積回路上での寸法設計による２つの
電流源トランジスタＱ３及びＱ４との電流シンクトラン
ジスタＱ，の整合は非常に困難である。

ＭＯＳ｝ランジスタのあるもの間での非常に簡単な寸法
関係と共に新規な制御回路は電流源トランジスタＱ３及
びＱ４の両者に対するゲートドライ？基準電圧ｖＲ
と電流シンクトランジスタＱ５に対する関連したゲート
トライブ基準電圧Ｖ２とを与える。

電流シンクトランジスタＱ５は電流シンクと電流源との
間でトラッキングを生じさせて電流源トランジスタのう
ちの１つの最大電流制限の約２倍で電流シンクトランジ
スタに対して常に電流制限を行なわせる。

制御回路は第１のＭＯＳ形Ｐチャンネル制御トランジス
タＱ６を具備し、これは抵抗Ｒの一側に接続したドレイ
ンを有し、この第１の制御トランジスタＱ６のソース、
ドレイン回路と抵抗Ｒとは直列になってＶＤＤ と接地
との間に接続されている。

第１の制御トランジスタＱ６のドレインはそのゲートに
も接続されている。

第２のＰチャンネルＭＯＳ制御トランジスタＱ７及び第
３のＮチャンネルＭＯＳ制御トランジスタＱ８からなる
第２の回路はＶＤＤ と接地との間に接続されている。

第２の制御トランジスタＱ７のドレイゾは第３の制御ト
ランジスタＱ８のドレインに接続されている。

第２の制御トランジスタＱ７のゲートは第１の制御トラ
ンジスタＱ６と抵抗Ｒとの間に接続される。

第３の制御トランジスタＱ８のゲートは第２及び第３の
制御′トランジスタＱ７及びＱ８のドレイン間に接続さ
れ、この接続部はまた電流シンクトランジスタＱ，のゲ
ートにも接続される。

第１の制御トランジスタＱ６と抵抗Ｒとの間の接続部は
２つの電流源トランジスタＱ３及びＱ４のゲートに接続
される。

作動にあって、第１の制御トランジスタＱ６及び抵抗Ｒ
はこの回路のＱ６を通る電流のある値を設定する。

第１の制御トランジスタＱ６はそのゲートがそのドルイ
ンに接続しているため飽和モードで作動している。

ドレインの電圧がＶＤＤ以下の１つのＰチャンネルスレ
ツショルドにあるとトランジスタＱ６から電流が流れる
。

トランジスタＱ６のゲート対ソース電圧は抵抗Ｒによっ
て要求される電流を生じさせるために必要な電圧値を求
め、従ってトランジスタＱ６及び抵抗Ｒから成る回路は
２つの電流源トランジスタＱ３及びＱ４のゲートに対し
て基準ドライブ電圧ｖＲを与える。

例えは、ゲート対ソース電圧が上り正になれは、抵抗Ｒ
間の電圧が増大するために、抵抗Ｒをより大きい電流が
流れる。

この結果、第１の基準電圧ｖＲ１によって２つの電流源
トランジスタに与えられるゲート対ソースドライブはよ
り小になる。

？の同一のゲート電圧■Ｒ，は第２の制御トランジスタ
Ｑ７のゲートに与えられ、トランジスタＱ７がトランジ
スタＱ６と同一の物理的特性を有していれは、トランジ
スタＱ７は制御を行なおうとし、トランジスタＱ６を流
れる電流と同じ電流で飽和する。

トランジスタＱ７は、次いで、トランジスタＱ８に対し
て制限された電流源として働き、トランジスタＱ７の電
流に等しい電流値に低下させるに必要なトランジスタＱ
８のゲート対ソース電圧を設定する。

ここで、トランジスタＱ３＝ Ｑ４ − Ｑ６及びＱ７
の特接が等しけれは、これら４つのトランジスタが制限
する電流はゲート対ソース電圧が全て等しいために同一
となる。

第２の基準電圧ＶＲ２はトランジスタＱ７及びＱ８のド
レインの接続部に発生され、この基準電圧■Ｒ２がトラ
ンジスタＱ，のゲートに与えられかつトランジスタＱ５
のチャンネル巾がトランジスタＱ８のチャンネル巾の２
倍にされておれは、トランジスタＱ５は電流源トランジ
スタＱ３及びＱ４のためのものと同じ電流制限であるト
ランジスタＱ８の電流制限の実際２倍で電流制限を行な
う。

２つの基準電圧■Ｒ＋及びｖＲ２は、電流源トランジス
タＱ３及びＱ４が電流制限を行なう電流値に対して、ト
ランジスタＱ，が電流制限を行なう値が常に一定の比即
ち２になるようにトラッキングを行なう。

第２図には、本発明の思想を実際に使用したＣＭＯＳ差
動増巾器回路の回路図が示されている。

第１図のトランジスタに機能的に対応するトランジスタ
は同一記号で示されている。

この回路には、増巾器の第２の分岐に設けられるような
電流源ＰＭＯＳトランジスタＱ４はない。

これは、この簡単な回路の出力がＮチャンネル増巾器ト
ランジスタＱ１のドレインから取られるからである。

第２の増巾器トランジスタＱ２のゲートは抵抗Ｒ２及び
Ｒ３からなる分圧回路網からの基準電圧入力が与えられ
る。

第２の増巾器トランジスタＱ２のゲートに設定された基
準電圧は当該回路の電圧ＶＤＤの６３％である。

これはこの特定の差動増巾器がＶＤＤから充電される直
列抵抗及びコンデンサ回路から取られる入力で働くよう
になっており、当該回路のためのスイッチオーバ一点は
その点でのＲＣ回路の１つの時定数で生じることが所望
されるからである。

トランジスタＱ９〜Ｑ１は、差動増巾器回路が感知及び
スイッチングを行なうように使用されない時に当該回路
の電流が零に減少するように種々のトランジスタを簡単
にオフにするために当該回路内に含まれている。

トラ〕／ジスタ１３は増巾器トランジスタＱ１の出力回
路点が増巾器出力のための初期始動状態としてＶＤＤま
で引張られるように設けられる。

第１の制御トランジスタＱ６と回路をなす抵抗Ｒは２つ
のＣＭＯＳ｝ランジスタＱ１２及びＱ＋４で作られる。

種々のトランジスタのための実際のチャンネル長及びチ
ャンネル巾は各ＭＯＳトランジスタに関連して数字で示
されている。

上の数字はミル単位でのチャンネル巾であり、下の数字
はミル単位でのチャンネル長である。

例えは、トランジスタＱ３は６３．３ミルのチャンネル
巾と０．５ミルのチャンネル長を有している。

第２の数字が記載されていなければ、チャンネル長は０
．３５ミルである。

電流源トランジスタＱ３は次の電流に制限する。

この場合は、電流源トランジスタＱ３と第１の制御トラ
ンジスタＱ６とのチャンネル領域の長さが等しい時であ
る。

ここで、ＷＱ３は第２の電流源トランジスタのためのチ
ャンネル巾であり、ＷＱ６は第１の制御トランジスタＱ
６のためのチャンネル巾である。

電流シンクトランジスタＱ５は電流■＾、 で制限し、この場合第１及び第２の制御トランジスタＱ
６及びＱ７のチャンネル領域の長さは等しく、第３の制
御トランジスタＱ８と電流シンクトランジスタＱ，との
チャンネル領域の長さは等しい時であり、上式でＷＱ７
は第２の制御トランジスタＱ７のためのチャンネル巾で
あり、ＷＱ，は電流シンクトランジスタＱ５のためのチ
ャンネル巾であり、ＷＱ８は第３の制御トランジスタＱ
８のチャンネル巾である。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すＣＭＯＳ集積回路
の回路図、第２図は本発明の第２の実施例を示すＣＭＯ
Ｓ集積回路の回路図である。 図で、Ｑ６は第１のＣＭＯＳ制御トランジスタ、Ｑ７は
第２のＣＭＯＳ制御トランジスタ、Ｑ８は第３のＣＭＯ
Ｓ制御トランジスタ、Ｒ ， Ｑ，。 ，Ｑ＋４は抵抗回路、■Ｒ１は第１の基準電圧、■Ｒ２
は第２の基準電圧を示す。

Claims (1)

1. 【特許請求の範囲】 １ 第１及び第２の分岐回路を並列に有するＣＭＯＳ差
   動増巾器回路に於いて、 （イ）ソースードレイン回路を上記第１の分岐回路内に
   有する第１の導電型の第１のＭＯＳ増巾器トランジスタ
   と （口）ソースードレイン回路を上記第２の分岐回路に有
   する第１の導電型の第２のＭＯＳ増巾器トランジスタと
   、 （／９ ソースードレイン回路を上記第１の分岐回路の
   上記第１の増巾器トランジスタのソースードレイン回路
   に接続した第２の導電型の第ｌのＭＯＳ電流源トランジ
   スタと、 （ニ）ソースードレイン回路を上記第２の分岐回路の上
   記第２の増巾器トランジスタのソースードレイン回路に
   接続した第２の導電型の第２のＭＯＳ電流源トランジス
   タと、 （羽 ソースードレイン回路を上記２つの増巾器トラン
   ジスタのソースードレイン回路に共通に接続した第１の
   導電型のＭＯＳ電流シンクトランジスタと、 （ヘ）上記２つの分岐回路及び上記電流シンクトランジ
   スタのソースードレイン回路の直列回路間に接続された
   電位源と、 （ト）第１の基準電圧を上記電流源トランジスタのゲー
   トに与えかつ第２の基準電圧を上記電流シンクトランジ
   スタのゲートに与えるためのＣＭＯＳ制御回路と、 からなり、上記ＣＭＯＳ制御回路は、 （ａ） 第２の導電型の第１のＭＯＳ制御トランジス
   タと、 （ｂ） 上記電位源間で上記第１の制御トランジスタ
   のソースードレイン回路に直列に接続された抵抗回路と
   、 （Ｃ） 第２の導電型の第２のＭＯＳ制御トランジス
   タと、 （ｄ） ソースードレイン回路は上記電位源間で上記
   第２の制御トランジスタのソースードレイン回路と直列
   に接続されている第１の導電型の第３のＣＭＯＳ制御ト
   ランジスタと、 からなり、 上記第１の制御トランジスタのゲートは上記抵抗回路と
   上記第１の制御トランジスタのソースードレイン回路と
   の接続部に接続され、上記電流源トランジスタのゲート
   は上記接続部に接続されていて上記接続部に生じる電圧
   を上記電流源トランジスタのゲートへの上記第１の基準
   電圧として使用させるようにし、上記第２の制御トラン
   ジスタのゲートは上記接続部に接続されて上記第１の基
   準電圧を上記第２の制御トランジスタのゲートに与える
   ようにし、上記第３の制御トランジスタのゲートは上記
   第２及び第３の制御トランジスタのソースードレイン回
   路の接続部に接続され、この第２の接続部には上記電流
   シンクトランジスタのゲートを接続して上記第２の接続
   部に生じる電圧を上記電流シンクトランジスタのゲート
   に対して上記第２の基準電圧として使用させ、上記３つ
   の制御トランジスタ、上記電流源トランジスタ、上記電
   流シンクトランジスタのチャネル巾の比は上記電流シン
   クトランジスタのゲートに与えられる上記第２の基準電
   圧の値が上記電流シンクトランジスタに電流制限値を生
   じさせ、その電流制限値が上記電流源トランジスタのゲ
   ートに与えられる上記第１の基準電圧によって上記電流
   源トランジスタに生ぜしめられる電流制限値の約２倍と
   なるように定められている、ようになったＣＭＯＳ差動
   増巾器回路。