JP6710687B2 - 大きな抵抗に関するサブスレショルド金属酸化膜半導体 - Google Patents
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Description
回路は、一般に、ゲート、回路の第1のノードと接続されたソース、および回路の第2のノードと接続されたドレインを有する第1のトランジスタと、第1のトランジスタのソースとゲートとの間に接続された電圧制限デバイス、ここにおいて、デバイスは、順方向バイアスされる場合、第1のトランジスタがサブスレショルド領域において動作するように、第1のトランジスタのゲート対ソース電圧(VGS)を制限するように構成される、と、電流で電圧制限デバイスをバイアスするように構成された第2のトランジスタ、ここにおいて、第2のトランジスタのドレインは、第1のトランジスタのゲートと接続され、第2のトランジスタのゲートは、第1のノードと接続され、および第2のトランジスタのソースは、電位(electric potential)と接続される、とを含む。
[例となる大きな抵抗に関するサブスレショルド金属酸化膜半導体(MOS)]
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
[C1] 回路であって、
ゲート、前記回路の第1のノードと接続されたソース、および前記回路の第2のノードと接続されたドレインを有する第1のトランジスタと、
前記第1のトランジスタの前記ソースと前記ゲートとの間に接続された電圧制限デバイス、ここにおいて、前記デバイスは、順方向バイアスされる場合、前記第1のトランジスタがサブスレショルド領域において動作するように、前記第1のトランジスタのゲート対ソース電圧(V GS )を制限するように構成される、と、
電流で前記電圧制限デバイスをバイアスするように構成された第2のトランジスタ、ここにおいて、
前記第2のトランジスタのドレインは、前記第1のトランジスタの前記ゲートと接続され、
前記第2のトランジスタのゲートは、前記第1のノードと接続され、および
前記第2のトランジスタのソースは、電位と接続される、と
を備える、回路。
[C2] 前記電圧制限デバイスは、ダイオード接続トランジスタを備える、C1に記載の回路。
[C3] 前記ダイオード接続トランジスタのドレインおよびゲートは、前記第1のトランジスタの前記ゲートと接続され、前記ダイオード接続トランジスタのソースは、前記第1のトランジスタの前記ソースと接続される、C2に記載の回路。
[C4] 前記ダイオード接続トランジスタのバルクおよび前記ソースは、互いに接続される、C3に記載の回路。
[C5] 前記第1のトランジスタのバルクおよび前記ソースは、互いに接続される、C1に記載の回路。
[C6] 前記第1のトランジスタと平行に接続された第3のトランジスタをさらに備え、ここにおいて、前記第3のトランジスタのゲートは、前記第1のトランジスタのバイパスを制御するように構成される、C1に記載の回路。
[C7] 前記第3のトランジスタのソースおよびバルクは、互いに接続される、C6に記載の回路。
[C8] 前記第2のノードと電気接地との間に接続されたキャパシタをさらに備える、C1に記載の回路。
[C9] 前記回路は、フィルタを備え、前記第1のノードは、前記フィルタの入力であり、前記第2のノードは、前記フィルタの出力である、C8に記載の回路。
[C10] 前記電位は、電気接地である、C1に記載の回路。
[C11] 前記電位は、電源電圧である、C1に記載の回路。
[C12] 前記第1のトランジスタは、PMOSトランジスタである、C1に記載の回路。
[C13] 前記電圧制限デバイスは、ダイオード接続PMOSトランジスタを備える、C12に記載の回路。
[C14] 前記第2のトランジスタは、NMOSトランジスタである、C13に記載の回路。
[C15] 前記電圧制限デバイスは、前記第1のトランジスタの前記ソースと接続されたアノードおよび前記第1のトランジスタの前記ゲートと接続されたカソードを有するダイオードを備える、C12に記載の回路。
[C16] 前記第1のトランジスタは、NMOSトランジスタである、C1に記載の回路。
[C17] 前記電圧制限デバイスは、ダイオード接続NMOSトランジスタを備える、C16に記載の回路。
[C18] 前記第2のトランジスタは、PMOSトランジスタである、C17に記載の回路。
[C19] 前記電圧制限デバイスは、前記第1のトランジスタの前記ゲートと接続されたアノードおよび前記第1のトランジスタの前記ソースと接続されたカソードを有するダイオードを備える、C16に記載の回路。
[C20] 方法であって、
ゲート、回路の第1のノードと接続されたソース、および前記回路の第2のノードと接続されたドレインを有する第1のトランジスタを提供することと、
電流をソースまたはシンクするように第2のトランジスタを制御すること、ここにおいて、
前記第2のトランジスタのドレインは、前記第1のトランジスタの前記ゲートと接続され、
前記第2のトランジスタのゲートは、前記回路の前記第1のノードと接続され、および、
前記第2のトランジスタのソースは、電位と接続される、と
前記電流で電圧制限デバイスを順方向バイアスすること、ここにおいて、前記電圧制限デバイスは、前記第1のトランジスタの前記ソースと前記ゲートとの間に接続され、前記電圧制限デバイスは、順方向バイアスされるとき、前記第1のトランジスタがサブスレショルド領域において動作するように、前記第1のトランジスタのゲート対ソース電圧(V GS )を制限するように構成される、と、
を備える、方法。
[C21] 前記電圧制限デバイスは、ダイオード接続トランジスタを備える、C20に記載の方法。
[C22] 前記ダイオード接続トランジスタのドレインおよびゲートは、前記第1のトランジスタの前記ゲートと接続され、前記ダイオード接続トランジスタのソースは、前記第1のトランジスタの前記ソースと接続される、C21に記載の方法。
[C23] 前記ダイオード接続トランジスタのバルクおよび前記ソースは、互いに接続され、前記第1のトランジスタのバルクおよび前記ソースは、互いに接続される、C22に記載の方法。
[C24] 前記第1のトランジスタと平行に接続された第3のトランジスタで前記第1のトランジスタのバイパスを制御すること、ここにおいて、前記第3のトランジスタのソースおよびバルクは、互いに接続される、
をさらに備える、C20に記載の方法。
[C25] 前記第1のトランジスタは、PMOSトランジスタであり、前記電圧制限デバイスは、ダイオード接続PMOSトランジスタを備え、前記第2のトランジスタは、NMOSトランジスタである、C20に記載の方法。
[C26] 前記第1のトランジスタは、NMOSトランジスタであり、前記電圧制限デバイスは、ダイオード接続NMOSトランジスタを備え、前記第2のトランジスタは、PMOSトランジスタである、C20に記載の方法。
Claims (25)
- 回路であって、
ゲート、前記回路の第1のノードと接続されたソース、および前記回路の第2のノードと接続されたドレインを有する第1のトランジスタと、
前記第1のトランジスタの前記ソースと前記ゲートとの間に接続された電圧制限デバイス、ここにおいて、前記電圧制限デバイスは、順方向バイアスされる場合、前記第1のトランジスタがサブスレショルド領域において動作するように、前記第1のトランジスタのゲート対ソース電圧(VGS)を制限するように構成される、と、
電流で前記電圧制限デバイスをバイアスするように構成された第2のトランジスタ、ここにおいて、
前記第2のトランジスタのドレインは、前記第1のトランジスタの前記ゲートと接続され、
前記第2のトランジスタのゲートは、前記第1のノードと接続され、および
前記第2のトランジスタのソースは、電位と接続される、と、
前記第1のトランジスタと平行に接続された第3のトランジスタ、ここにおいて、前記第3のトランジスタのゲートは、前記第1のトランジスタのバイパスするために、飽和状態の領域において前記第3のトランジスタをバイアスするように制御信号を受信するように構成される、と
を備える、回路。 - 前記電圧制限デバイスは、ダイオード接続トランジスタを備える、請求項1に記載の回路。
- 前記ダイオード接続トランジスタのドレインおよびゲートは、前記第1のトランジスタの前記ゲートと接続され、前記ダイオード接続トランジスタのソースは、前記第1のトランジスタの前記ソースと接続される、請求項2に記載の回路。
- 前記ダイオード接続トランジスタのバルクおよび前記ソースは、互いに接続される、請求項3に記載の回路。
- 前記第1のトランジスタのバルクおよび前記ソースは、互いに接続される、請求項1に記載の回路。
- 前記第3のトランジスタのソースおよびバルクは、互いに接続される、請求項1に記載の回路。
- 前記第2のノードと電気接地との間に接続されたキャパシタをさらに備える、請求項1に記載の回路。
- 前記回路は、フィルタを備え、前記第1のノードは、前記フィルタの入力であり、前記第2のノードは、前記フィルタの出力である、請求項7に記載の回路。
- 前記電位は、電気接地である、請求項1に記載の回路。
- 前記電位は、電源電圧である、請求項1に記載の回路。
- 前記第1のトランジスタは、PMOSトランジスタである、請求項1に記載の回路。
- 前記電圧制限デバイスは、ダイオード接続PMOSトランジスタを備える、請求項11に記載の回路。
- 前記第2のトランジスタは、NMOSトランジスタである、請求項12に記載の回路。
- 前記電圧制限デバイスは、前記第1のトランジスタの前記ソースと接続されたアノードおよび前記第1のトランジスタの前記ゲートと接続されたカソードを有するダイオードを備える、請求項11に記載の回路。
- 前記第1のトランジスタは、NMOSトランジスタである、請求項1に記載の回路。
- 前記電圧制限デバイスは、ダイオード接続NMOSトランジスタを備える、請求項15に記載の回路。
- 前記第2のトランジスタは、PMOSトランジスタである、請求項15に記載の回路。
- 前記電圧制限デバイスは、前記第1のトランジスタの前記ゲートと接続されたアノードおよび前記第1のトランジスタの前記ソースと接続されたカソードを有するダイオードを備える、請求項15に記載の回路。
- 方法であって、
回路の第1のノードで信号を受信すること、前記第1のノードは、第1のトランジスタのソースと結合され、第1のトランジスタは、ゲートを有し、ドレインは、前記回路の第2のノードと接続される、と、
電流をソースまたはシンクするように第2のトランジスタを制御すること、ここにおいて、
前記第2のトランジスタのドレインは、前記第1のトランジスタの前記ゲートと接続され、
前記第2のトランジスタのゲートは、前記回路の前記第1のノードと接続され、および、
前記第2のトランジスタのソースは、電位と接続される、と
前記電流で電圧制限デバイスを順方向バイアスすること、ここにおいて、前記電圧制限デバイスは、前記第1のトランジスタの前記ソースと前記ゲートとの間に接続され、前記電圧制限デバイスは、順方向バイアスされるとき、前記第1のトランジスタがサブスレショルド領域において動作するように、前記第1のトランジスタのゲート対ソース電圧(VGS)を制限するように構成される、と、
前記第1のトランジスタと平行に接続され、前記第1のトランジスタのバイパスするために、飽和状態の領域において第3のトランジスタをバイアスする制御信号を受信すること、ここにおいて、前記第3のトランジスタのソースとバルクは互いに接続される、と を備える、方法。 - 前記電圧制限デバイスは、ダイオード接続トランジスタを備える、請求項19に記載の方法。
- 前記ダイオード接続トランジスタのドレインおよびゲートは、前記第1のトランジスタの前記ゲートと接続され、前記ダイオード接続トランジスタのソースは、前記第1のトランジスタの前記ソースと接続される、請求項20に記載の方法。
- 前記ダイオード接続トランジスタのバルクおよび前記ソースは、互いに接続され、前記第1のトランジスタのバルクおよび前記ソースは、互いに接続される、請求項21に記載の方法。
- 前記第1のトランジスタは、PMOSトランジスタであり、前記電圧制限デバイスは、ダイオード接続PMOSトランジスタを備え、前記第2のトランジスタは、NMOSトランジスタである、請求項19に記載の方法。
- 前記第1のトランジスタは、NMOSトランジスタであり、前記電圧制限デバイスは、ダイオード接続NMOSトランジスタを備え、前記第2のトランジスタは、PMOSトランジスタである、請求項19に記載の方法。
- 基準電位に接続された第1のnチャネル金属酸化膜半導体(NMOS)電界効果トランジスタ(FET)のソースと、前記第1のNMOS FETのゲートに接続された前記第1のNMOS FETのドレインと、入力基準信号を受信するように構成された前記ドレインとを有する同一トランジスタ対の前記第1のNMOS FETと、
電気接地に接続されるソースと、ゲートと、出力電流を提供するように構成されたドレインとを有する前記同一トランジスタ対の第2のNMOS FET、と、
ゲートと、前記第1のNMOS FETの前記ゲートと接続されるソースと、前記第2のNMOS FETの前記ゲートと接続されるドレインとを有する第1のトランジスタと、
前記第1のトランジスタの前記ソースと前記ゲートとの間に接続された電圧制限デバイス、ここにおいて、前記電圧制限デバイスは、順方向バイアスされる場合、前記第1のトランジスタがサブスレショルド領域において動作するように、前記第1のトランジスタのゲート対ソース電圧(V GS )を制限するように構成される、と、
前記電圧制限デバイスをバイアスバイアスを提供するように構成された電流制限トランジスタ、ここにおいて、
前記電流制限トランジスタのドレインは、前記第1のトランジスタの前記ゲートと接続され、
前記電流制限トランジスタのゲートは、前記第1のNMOS FETのゲートと接続され、および
前記電流制限トランジスタのソースは、電位ノードと接続される、と、
前記第1のトランジスタと平行に接続された第3のトランジスタ、ここにおいて、前記第3のトランジスタのゲートは、前記第1のトランジスタのバイパスするために、飽和状態の領域において前記第3のトランジスタをバイアスするように制御信号を受信するように構成される、と
を備える、回路。
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