JP3152922B2 - 電流ミラー回路 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は電流ミラー回路に関する。

（従来の技術） 電流ミラー回路はMOS（金属酸化物半導体）アナログ
装置において周知である。これらは電源を電流シンクに
変換しあるいはその逆の変換を行うために用いられるも
のである。

基本的な電流ミミラーは第１および第2FET（電界効果
トランジスタ）を有し、それらのソースは一つの共通の
定電位に接続し、それらのケートは共通となっている。
更に、第１トランジスタのゲートはそのドレンに接続す
る。電流源は第１トランジスタのドレンに接続し、その
出力電流は第２トランジスタのドレンの負荷からとり出
される。この場合、入力電流に対する出力電流の比は電
流ミラーにおけるトランジスタの寸法比により理想的に
は限定される。

（発明が解決しようとする課題） しかしながら実際には電流ミラー回路の精度は他の因
子、特にその出力インピーダンスによりきまる。理想的
にはこのインピーダンスは無限あるいは電流ミラーに接
続する負荷と比較して非常に大であるべきである。実際
には従来の電流ミラー回路のインピーダンスは例えば高
利得増幅器のような、多くの応用においては小さすぎ
る。

電流ミラー回路はまた１つの入力電流の定倍である出
力電流またはいくつかの出力電流の発生にも応用でき
る。

第１図は従来のカスコード電流ミラーを示しており、
これはゲートとドレンが接続したｎチャンネルトランジ
スタ１とこのトランジスタのゲートに接続するゲートを
有する第２のｎチャンネルトランジスタ２からなる第１
トランジスタ対を有する。入力電流Iinを出す電流源は
第１トランジスタのドレンに接続し、その出力Ioutは第
２トランジスタ３のドレンに接続した負荷（図示せず）
からとり出される。第２のトランジスタ対は次のように
接続する。第3nチャンネルトランジスタ２が第１トラン
ジスタ１のソースに接続する。トランジスタ２のゲート
はそれ自体のドレンと第4nチャンネルトランジスタ４の
ゲートに接続する。第４トランジスタ４は第２トランジ
スタ３のソースに接続する。最初に第３および第４トラ
ンジスタ2,4のソーは接地される。この構成において、
第２のトランジスタのドレン電圧Vds3が増加すると出力
電流Ioutが入力電流Iinに対するその正しい値に対し増
加する傾向があるとすれば第４のトランジスタのドレン
・ソース電圧Vds4が増加し、それにより第２のトランジ
スタ３のゲートソース電圧Vds3が減少する傾向となる。
これにより、第２トランジスタ３のドレンソースチャン
ネルに沿って流れる電流量が制限され、従って出力電流
Ioutが減少する。このようにこの回路は自己制御用に負
帰還を利用している。

第１図の回路は電流源を電流シンクに変換するのに適
している。場合によっては、現存する電源から第２の電
流源をとり出すために、電流ミラー形の回路の用いる必
要がある。現像する電流源とは値の異なる第２の電流源
が必要なときあるいは１個の電流源から複数の同様な電
流源をつくるべきときがそれである。複数の電流源は例
えばディジタル−アナログ変換器に用いられる。このた
めに、反転電流ミラー回路が第２トランジスタ３のドレ
ンの負荷として用いられる（第２図）。反転電流ミラー
回路は第１図のトランジスタ１〜４について前述したよ
うなカスコード形状に接続された２対の電流ミラーＰチ
ャンネルトランジスタ5,6および7,8からなる。この反転
回路の動作についてはトランジスタ１〜４のそれとほぼ
同じであるから詳細な説明を省略するが、出力電流Iout
が入力電流Iinに対し、所定の正確な関係をもつように
満足すべき出力インピーダンスをつくるためにはトラン
ジスタ対1,3および7,8が必要である。周知のディジタル
−アナログ変換電流ミラーではトランジスタ6,8で示さ
れ、また第２図には点線でのみ示される複数のトランジ
スタ出力構成がある。

第２図の回路は大きなトレランスを有するCMOSディジ
タルプロセス用の半導体チップに組込む場合に大きな欠
点を有する。周知のように、与えられたゲート−ソース
電圧（Vgs）についてFETのドレン−ソース電流（Ids）
は実際の集積回路に組込むときのその幅／長さについて
の比より制限される。処理中に生じうる最悪のソースを
考えてトランジスタの幅を特定することが、常に必要で
あるトレランスの大きいプロセスでは、プロセスのトレ
ランスによる長さの変化がより長いトランジスタについ
てよりも大きい逆効果を有する短いトランジスタについ
てこれは大きな問題である。2mA程度の一般的な入力電
流については電流ミラートランジスタ１〜４は夫々1500
0μｍ程度の幅Ｗと１−２μｍの長さＬが必要である。
１チップ上のスペースの観点から、これは極めて高価な
ものとなる。更に、FETにおけるIds,W,Vdsの関数は、幅
／長さの比が増加したとき、同一の電流に対しVdsが低
下するようなものとなる。第２図の回路において、Ｐチ
ャンネルトランジスタ５−８の幅／長さ比が減少する
と、Idsを一定にするためには、トランジスタ5,7のVgs
を大きくしなければならない。これはｎチャンネルトラ
ンジスタ３のドレン電圧が接地殿域に近くなることを意
味する。トランジスタ３のVgsがそのドレン−ソース電
圧Vdsとしきい値電圧Vtの和より大となるとすると、ト
ランジスタ３は飽和動作領域から線形領域へと移ること
になる。飽和領域で動作するように設計された電流ミラ
ーは、Vdsが小さく変化してもIdsが大きく変化するため
に線形領域ではエラーとなる。トランジスタ４が同様に
その飽和動作領域からはずれると、このエラーが合成さ
れ、回路の電流ミラーとしての機能が停止する。トラン
ジスタ１−４の幅／長さ比の減少のトランジスタ3,4の
動作条件への影響は同じである。第２図の回路のように
電源電圧ＶDDと接地点との間に接続する４個のトランジ
スタがある場合には、各トランジスタの幅／長さ比は、
それらが最悪の条件についても飽和したままとなるよう
にできるだけ大きくなくてはならない。高温、低電源電
圧の場合には、トランジスタの寸法を大きくしすぎるこ
となくそれらを飽和させたままにするためにトレイラン
スの大きいプロセスについて周知の回路設計を用いるこ
とはできない。もちろん、１個のチップにできるだけ多
くの回路をつくという点からみると、トランジスタの幅
を小さくすることが重要である。

（課題を解決するための手段） 本発明によれば、第１および第2MOS電界効果トランジ
スタからなる電流ミラー回路が設けられる。これらのト
ランジスタのソースは固定電位とされ、ゲートは共通の
ゲート電圧を受けるように接続され、第１トランジスタ
のドレンは電流源に接続する。第２トランジスタのドレ
ンには活性的に制御可能な帰還エレメントが接続されて
おり、このエレメントは第１および第２トランジスタの
ドレン電圧の差に応じて差動増幅器により制御され、第
１および第２トランジスタのドレン電圧を実質的に等し
く維持する。

（作 用） この帰還エレメントと差動増幅器のこのような使用に
より電流ミラートランジスタのドレン−ソース電圧は回
路の動作条件の変化、例えば負荷特性（温度および例え
ばプロセスのトレランスにより影響を受ける）の変化ま
たは電源電圧の変化には無関係に等しく維持される。第
２トランジスタのドレン−ソース電圧は第１トランジス
タのドレン−ソース電圧にのみ依存するから、負荷条件
にはほとんど影響されず、そしてそのためこの電流ミラ
ー回路は従来の電流ミラーより高く、カスコード電流ミ
ラー回路と同様のインピーダンスを有する。

しかしながら、ソース−ドレン電圧の帰還制御により
電流ミラートランジスタの幅は約1300μｍまで、カスコ
ード電流ミラー回路と比較すると大きく減少しうる。カ
スコード・トランジスタは不要であるため電源ラインに
またがるトランジスタは少く、そのためそれらを飽和さ
せておくための問題も少い。

この帰還エレメントは差動増幅器の出力信号を受ける
ようになったゲートを有するFETであるとよい。このFET
はこの差動増幅器の出力を受けるようになった順方向増
幅回路により駆動することができる。これにより、第２
のFETのVgsは第２トランジタのドレン電圧には無関係に
増加しうるようになり、それにより、より強く導通しう
るようになる。このトランジスタは同一のIdsについて
より小さい幅／長さ比をもってくることが出来る。

本発明の回路を入力電流の一定倍である出力電流の発
生に用いる場合には第２トランジスタのドレンにこの帰
還エレメントと直列の他のトランジスタを接続するとよ
い。第１出力エレメントは差動増幅器により駆動され、
第２出力エレメントは第１出力エレメントに直列に接続
すると共にこの付加的なトランジスタに接続する。複数
の出力電流を発生する場合には、夫々第１および第２出
力エレメントからなり、出力電流を与えるようになった
複数のセットを第１および第２出力エレメントと並列に
接続することが出来る。この構成により、本発明の回路
は従来の回路が必要とするシリコンの面積を使用するこ
となく出力エレメントバイアス電圧を発生しうるという
特別の効果を有することになる。更に、夫々のカスケー
ド対として直列接続した第１および第２出力エレメント
のセットは高インピーダンスの電流源をつくることにな
る。

第１および第２トランジスタのゲートは第１トランジ
スタのドレンに接続しうるが、好適には第１および第２
トランジスタのゲートは別の電圧源回路から共通のゲー
ト電圧を受けるようにするとよい。

ゲート電圧の独立的な制御は、VgsをVdsより大としう
ることを意味する。これにより、小さいトランジスタ、
すなわち、幅／長さ比の小さいトランジスタにそれの大
きいトランジスタと同じ電流を流しうるようになる。一
般に、電流ミラートランジスタの幅は約360μｍまで減
少しうる。従って、大きなトレランスを考慮してもトラ
ンジスタの幅は著しく減少する。

〔実施例〕

次に第３〜５図により本発明の実施例を説明する。

従来の電流ミラー回路の要素は第３図において、ドレ
ンに電流源Iinを接続した第1nチャンネルトランジスタ2
4およびこのトランジスタのゲートに接続するゲートを
有する第２トランジスタ26とに示されている。これら第
１および第２トランジタのソースは固定電位（接地電
位）し、接続する。トランジスタ26のドレンにはＰチャ
ンネル電界効果トランジスタ28の形で活性的に制御可能
な帰還エレメントが接続される。第３図の実施例ではト
ランジスタ24,26のゲートは点30において第１トランジ
タ24のドレンに接続する。Ｐチャンネトランジスタ28の
ゲートは差動増幅器すなわち、オペアンプ12の出力に接
続する。オペアンプ12は電流ミラー回路内に帰還ループ
をつくる。オペアンプ12の負入力14は点16の第１トラン
ジスタ24のドレン電圧V1を受ける。オペアンプ12の正入
力18は点20の第２トランジスタ26のドレン電圧V2を受
け。オペアンプ12の目的は第１および第２トランジスタ
24と26のドレン電圧V1とV2を等しくすることである。第
２トランジスタ26のドレン電圧V2が第１トランジスタ24
のドレン電圧V1に対し増加すると、オペアンプ12の出力
信号Voはトランジタ28のVgsしたがってIdsを減少させそ
れにより第２トランジタ26のドレン電圧V2を減少させる
ように作用する。ドレン電圧V2がV1より低くなると、オ
ペアンプ12の出力信号はトランジスタ20のVgsを増加さ
せてV2を上昇させるように作用する。このようにして点
16と20は連続的に等しくバイアスされる。

オペアンプ12の出力とその正入力18との間には、制御
ループの位相マージンが45℃以下であるときそのループ
を安定化させるコンデンサC1が接続する。

出力トランジスタ50のゲートはオペポンプ12の出力信
号Voを受けるようになっており、このトランジスタはこ
の出力で駆動される。この回路の出力インピーダンスを
増加させるために第２の出力トランジスタ52が第１の出
力トランジスタ50に直列に接続する。他のＰチャンネル
トランジスタ48が第２トランジスタ26のドレンに接続し
て第１出力トランジスタ52を駆動するようになってお
り、これはそのゲートにトランジスタ48のゲート電圧Vg
を受けるようになっている。第３図に点線へ示すように
いくつかの出力トランジスタセットを設けることができ
る。出力トランジスタ50,52は電流源Iinにより制御され
た電流ミラー回路の出力電流Ioutを発生する。

第４図において、２個のＰチャンネルトランジスタ4
0,42と２個のチャンネルトランジスタ44,46からなる順
方向増幅回路がオペアンプ12の出力とＰチャンネルトラ
ンジスタ48のゲートとの間に接続する。トランジスタ48
はこのとき第２の活性的制御可能な帰還エレメントとな
る。この増幅回路のこれらトランジスタは次のように接
続されている。すなわち、Ｐチャンネルトランジスタ40
のゲートがオペアンプ12の出力電圧Voを受けるよになっ
ており、このトランジスタ40は給電線ＶDDとｎチャンネ
ルトランジスタ44のドレンとの間に接続する。トランジ
スタ44はゲートはそのドレンに接続し、そして、そのソ
ースとゲートは夫々ｎチャンネルトランジスタ46のソー
スゲートに接続する。Ｐチャンネルトランジスタ42はト
ランジスタ46のドレンに接続する。トランジスタ42は電
源ＶDDに接続し、そのゲートはトランジスタ46のドレン
と制御可能な帰還エレメントであるトランジスタ48のゲ
ートに接続する。

この回路の目的はトランジスタ48のゲート電圧V2を比
較器12の出力電圧Voの正の関数とすることである。比は
次式で与えられる。

但しW40とW42はトランジスタ40と42の幅をそれぞれ示
し、K1は定数である。この増幅回路の効果はトランジス
タ48の幅／長さ比を前述のように小さくすることであ
る。

第５図は本発明の他の実施例を示す。第１および第２
トランジスタ24,26のゲートは第１トランジスタ24のド
レンに接続するのではなく点10の制御電圧Vcを受ける。
この制御電圧Vcは点22からトランジスタ24のドレン電圧
V1を受ける増幅回路からとり出される。この増幅回路は
接地したソースを有する入力および出力ｎチャンネルト
ランジスタ36,38からなる。２個のＰチャンネルトラン
ジスタ32,34がトランジスタ36,38のドレンと電源ＶDDに
接続しそしてそれらのゲートは互いに接続する。トラン
ジスタ32,34のゲートも入力トランジスタ36のドレンに
接続する。出力トランジスタ38のドレンはそのゲートに
接続する。この回路はV1に対するVcの比が次式で与えら
れるように動作する。

但しW38,W36はトランジスタ38,36の幅、K2は定数であ
る。Vpc従って第１および第２トランジスタ24,26のゲー
ト電圧の独立した制御により、このゲート電圧はドレン
電圧V1より高いがそのトランジスタが飽和からはずれる
程高くはない値に固定しうることになる。これは同一寸
法のトランジスタについてより多くの電流を流しうると
いう利点を与えるものであり、その場合のゲート電圧は
ドレン電圧に加算される。逆に電流値を一定とすればよ
り小型のトランジスタを使用できる。第トランジスタ24
は電源回路32,34,36,38により、飽和領域ではあるが、
より線形領域に近いところにバイアスされる。Ｐチャン
ネルトランジスタ28,42により形成される帰還エレメン
トの独立制御はこれらトランジスタの幅を、同じ電流に
ついて第２図のトランジスタ5,7に対し減少しうるとい
う、同じ効果を有する。Ｐチャンネルトランジスタ28,4
8,40,42の寸法は最高温度、最低電源電圧、最大トラン
ジスタ長および最高しきい値電圧という最悪の場合に
も、帰還エレメント28,48は飽和領域にあるように選ば
れる。他の場合には更に深い飽和領域となる。

〔発明の効果〕

この回路により可能となるトランジスタ幅の減少は重
要であり、第２図の場合（ｉ）、第３図の場合（ii）、
第４図の場合（iii）および第５図の場合（iv）につい
てのトランジスタ幅を比較する第１表にそれを示す。

【図面の簡単な説明】

第１図は従来のカスコード電流ミラー回路の回路図、第
２図は入力電流の倍数であって変数の出力電流を与える
ことの出来る出力電流をつくるために用いられた場合の
従来のカスコード電流ミラー回路の回路図、第３図，第
４図および第５図は本発明の実施例の回路図である。 12……オペアンプ、24,26……第１および第2nチャンネ
ルトランジスタ、28,48……Ｐチャンネル電界効果トラ
ンジスタ、50,52……出力トランジスタ、40,42……Ｐチ
ャンネルトランジスタ、44,46……ｎチャンネルトラン
ジスタ。

Claims (11)

(57)【特許請求の範囲】
1. 【請求項１】ソースが固定電位に接続されると共にゲー
   トが共通の電位を入力するように接続され、第１のトラ
   ンジスタのドレンが電流源に接続されている、第１及び
   第２のMOS電界効果トランジスタ（24,26）と、 前記第２のトランジスタのドレンに接続されており、第
   １及び第２のトランジタ（24,26）のドレン電圧の差に
   応じて、これら第１及び第２のトランジスタのドレン電
   圧が実質的に互いに等しくなるように維持するための差
   動増幅器（12）により活性的に制御可能となっており、
   この差動増幅器（12）の出力端子は、出力段（50,52）
   に第１の基準電圧を出力するようになっている第１の出
   力端子に接続されたものである、帰還エレメント（28）
   と、 を有しており、 バイアスエレメント（48）が第２のトランジスタのドレ
   ン及び前記活性的に制御可能な帰還エレメントに接続さ
   れており、このバイアスエレメントは出力段（50,52）
   に第２の基準電圧を出力するために第２の出力端子に結
   合されており差動増幅器（12）の出力に応答する、 電流ミラー回路。
2. 【請求項２】前記活性的に制御可能な帰還エレメント
   （28）は、前記差動増幅器の出力端子に接続されたゲー
   トを有する電界効果トランジスタである、 請求項１記載の回路。
3. 【請求項３】前記第１の出力端子に結合され、前記差動
   増幅器により駆動される出力エレメント（50）を持つ出
   力段を有する、 請求項１又は２記載の回路。
4. 【請求項４】前記第１の出力エレメント（50）に直列接
   続され、前記第２の出力端子に結合された別の出力エレ
   メント（52）を有する、 請求項３記載の回路。
5. 【請求項５】前記各出力エレメントは電界効果トランジ
   スタである、 請求項３又は４記載の回路。
6. 【請求項６】前記バイアスエレメントは、そのゲートが
   ドレンに接続されている電界効果トランジスタである、 請求項１乃至５のいずれかに記載の回路。
7. 【請求項７】前記差動増幅器の出力を入力するように結
   合され、且つ、前記バイアスエレメント（48）及び前記
   別の出力エレメント（52）を駆動するように配置された
   順方向増幅回路（40,42,44,46）を有する、 請求項４記載の回路。
8. 【請求項８】それぞれが出力電流を供給するような複数
   の前記出力段を有する、請求項１乃至７のいずれかに記
   載の回路。
9. 【請求項９】前記第１及び第２のトランジスタのゲート
   が、この第１のトランジスタのドレンに接続されてい
   る、 請求項１乃至８のいずれかに記載の回路。
10. 【請求項１０】前記第１及び第２のトランジスタのゲー
    トは、独立した電圧供給回路から共通の電圧を入力する
    ように接続されている、 請求項１乃至８のいずれかに記載の回路。
11. 【請求項１１】前記差動増幅器（12）の出力端子と前記
    第２のトランジスタ（26）の第３の端子との間に接続さ
    れたコンデンサ（C₁）をさらに有する、 請求項１乃至10のいずれかに記載の回路。