JPS5984537A - Integrated circuit - Google Patents
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- JPS5984537A JPS5984537A JP57194647A JP19464782A JPS5984537A JP S5984537 A JPS5984537 A JP S5984537A JP 57194647 A JP57194647 A JP 57194647A JP 19464782 A JP19464782 A JP 19464782A JP S5984537 A JPS5984537 A JP S5984537A
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野］
この発明は集積回路のテスト容易化技術に関する。より
詳しくいえば、集積回路の動作モードの変更を容易に指
示できる機能を持つ集積回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a technology for facilitating testability of integrated circuits. More specifically, the present invention relates to an integrated circuit having a function of easily instructing a change in the operating mode of the integrated circuit.
［発明の技術的背景とその問題点］
最近、半導体集積回路技術の進歩に伴い集積回路内部の
ゲート数が大幅に増加した。するとそれ釦比例して集積
回路の端子数も増加し、集積回路・シラケージの形が大
型になってきた。集積回路の製品単価は集積回路パッケ
ージの大きさにも比例することから、大型化するとその
分単価が高騰するという問題を生じた。いいかえれば、
簡単には端子を追加することができないという問題が起
ってきた。[Technical background of the invention and its problems] Recently, with the progress of semiconductor integrated circuit technology, the number of gates inside an integrated circuit has increased significantly. As a result, the number of terminals on integrated circuits increased in proportion to the number of buttons, and the size of integrated circuits and cages became larger. Since the unit price of an integrated circuit product is proportional to the size of the integrated circuit package, the problem arises that the unit price rises as the size increases. In other words,
A problem has arisen in that terminals cannot be easily added.
特にマイクロプロセッサ等においては端子数を極力押え
るだめに、全端子役割が決められ、余分な端子が無い場
合もあシ、その結果、端子の追加を伴うあらだな機能の
追加ができなくなるという問題が生じた。In particular, in microprocessors, etc., in order to minimize the number of pins, the roles of all pins are determined, and there may be cases where there are no extra pins.As a result, it becomes impossible to add new functions that involve adding pins. occurred.
一方、集積回路の高集積化が進むとその機能は複雑にな
シ、全ての機能を完全にテストすることが次第に困難に
なってきた。そこで従来から、テスト専用の回路を集積
回路内部に追加する方法が考えられてきた。そして、集
積回路の動作モードをランモードとテストモードの二つ
にわけ、テストモードでテスト専用回路を用いてテスト
していた。ところが、ランモードからテストモードに移
る手段としては、テスト開始命令を実行するか、テスト
開始用の端子を追加し、その端子にテスト開始信号を入
力する方法によっていた。On the other hand, as integrated circuits become more highly integrated, their functions become more complex, making it increasingly difficult to completely test all functions. Therefore, conventional methods have been considered to add a test-dedicated circuit inside the integrated circuit. The operating mode of the integrated circuit was divided into run mode and test mode, and the test mode was used to test using a test-dedicated circuit. However, the means for moving from run mode to test mode is to execute a test start command or to add a test start terminal and input a test start signal to that terminal.
ここでプログラム用ＲＯＭ内蔵型のマイクロプロセッサ
の場合、ランモードでは命令を外から供給できないため
、テスト開始命令による方法はとれず、テスト開始端子
等一端子もうけて行う方法によった。ところが、全ての
端子の役割がきめられている場合、テスト開始の為に一
端子追加することによシ、集積回路のパッケージが大型
になシ集積回路の単価が高騰するという問題が生じた。In the case of a microprocessor with a built-in program ROM, instructions cannot be supplied from the outside in run mode, so a method using a test start command cannot be used, and a method using one terminal such as a test start terminal is used. However, when the roles of all the terminals are determined, the problem arises that adding one terminal to start a test increases the size of the integrated circuit package and increases the unit price of the integrated circuit.
［発明の目的］
テスト用の端子を新たに追加すること無しに、テスト開
始を知らせることができる集積回路を提供するこ吉を目
的とする。[Object of the Invention] An object of the present invention is to provide an integrated circuit that can notify the start of a test without adding a new terminal for testing.
［発明の概髪］
外部から供給されるクロックのサイクルタイムの変動を
検出する検出手段をもうけ、変動を検出すると、モード
の変更を行う。[Overview of the invention] A detecting means for detecting a variation in the cycle time of an externally supplied clock is provided, and when the variation is detected, the mode is changed.
［発明の効果］
テスト用に端子を追加すること無し釦、テスト開始を知
らせるこＬができる。集積回路のパッケージを大型化ぜ
ずに、元と同じ大きさで済ませることができる。いいか
えれば、チップの高騰を押えることができる。[Effects of the Invention] It is possible to notify the start of a test using a button without adding any terminals for testing. Instead of increasing the size of the integrated circuit package, it can be kept the same size as the original. In other words, it can curb the rise in tip prices.
［発明の実施例］
第１図が、本発明による一実施例の１サイクルタイムの
値を変動させるクロックを作る回路図である。なお、こ
の実施例では、サイクルタイムを倍の遅さに変動させて
いる。[Embodiment of the Invention] FIG. 1 is a circuit diagram for creating a clock for varying the value of one cycle time according to an embodiment of the present invention. Note that in this embodiment, the cycle time is varied to be twice as slow.
１はテストの対象となる被テスト集積回路の全体、２は
クロックを作るクロック発生回路である。1 is the entire integrated circuit to be tested, and 2 is a clock generation circuit that generates a clock.
３はＴＥＳＴＡというブリッププロップであシ、４はＴ
ＥＳＴＢというフリップフロップである０５はＡＮＤ回
路、６はＮＯＴ回路、７はＯＲ回路である。3 is a blip prop called TESTA, 4 is T
05, which is a flip-flop called ESTB, is an AND circuit, 6 is a NOT circuit, and 7 is an OR circuit.
８がクロック発生回路２の出力信号ＣＬＯＣＫＡであシ
、９がＡＮＤＩｉ；ｉｌ回路の出力で被テスト集積回路
１に送られるＣＬＯＣＫＢである。そして、１０がシス
テムクリア信号ＳＣＬ几である。8 is the output signal CLOCKA of the clock generation circuit 2, and 9 is the output signal CLOCKB of the ANDIi;il circuit which is sent to the integrated circuit under test 1. 10 is a system clear signal SCL.
第２図が、本発明による一実施例のタイミングチャート
である。ＣＯプサイルから０３サイクルまでを表してい
る。タイミングチャートの信号は上からＣＬＯＣＫＡ８
であシ、次はＴＥＳＴＡ３のクロック端子に入力するテ
スト開始パルスである。その次の二つはＴＥＳＴＡ３と
ＴＥＳＴＢ４の各フリップフロップの出力端子である。FIG. 2 is a timing chart of an embodiment according to the present invention. It represents the cycle from CO psi to 03 cycles. The signals in the timing chart are CLOCKA8 from the top.
Next is the test start pulse input to the clock terminal of TESTA3. The next two are the output terminals of each flip-flop, TESTA3 and TESTB4.
最後がＣＬＯＣＫＢ ９である。The last one is CLOCKB 9.
第３図は本発明による一実施例の被テスト集積回路内部
の一部の回路図である。さらに詳しくいうと１サイクル
タイムの変動を検出してモードを制御する回路図である
。１１はｌサイクルタイムの変動を検出するのに必要な
りロックをつくるテストクロック発振回路である。テス
トクロック発振回路１１の発振周波数はＣＬＯＣＫＢ
９よシ数倍高速にする。たさえば、ＮＯＴ回路を奇数個
ループ状に接続すればできる。１２はＣＬＯＣＫＢ ９
の１サイクル毎に出力を反転する反転回路である。１３
１ 、１３２は第１と第２のアップカウンタであυ、テ
ストクロック発振回路ＩＩから送られてくるクロックに
もとすいてカウントアツプする。第１および第２のアッ
プカウンタ１３１，１３２は逆相で動作し、ＣＬＯＣＫ
Ｂ９があるサイクル間（反転回路１２が１の時は第１の
アップカウンタ１３１がカウントアツプし、反転回路１
２が０の間は第２のアップカウンタ１３２がカウントア
ツプし続ける）カウントし続け、次のサイクルになると
リセットする。１４１，１４２は第１および第２のアッ
プカウンタ１３１，１３２の値を反転回路１２の立下り
で格納する第１のレジスタおよび第２のレジスタである
。１５は第１のレジスタ１３の値と、第２のレジスタ１
４の値の差の絶対値を計算する引算回路である。１６は
引算回路の値がある値以上だと１になる変動検出回路で
ある。ここで、テストクロック発振回路１１のクロック
とＣＬＯＣＫＢ ９とは非同期であシ、かつ、それぞれ
の発振の安定性から、引算回路１５の値が１ではなく、
２あるいは３以上とした方が誤動作の危険性がなくなる
０１７はモードフリップフロップであシ、変動検出回路
１６からパルスが印加されるとモードを変更する。FIG. 3 is a partial circuit diagram inside the integrated circuit under test according to an embodiment of the present invention. More specifically, it is a circuit diagram that detects fluctuations in one cycle time and controls the mode. Reference numeral 11 denotes a test clock oscillation circuit that is necessary to detect variations in the l cycle time and creates a lock. The oscillation frequency of the test clock oscillation circuit 11 is CLOCKB.
Make it 9 times faster. This can be done by connecting an odd number of NOT circuits in a loop. 12 is CLOCKB 9
This is an inverting circuit that inverts the output every cycle. 13
1 and 132 are first and second up counters, which count up based on the clock sent from the test clock oscillation circuit II. The first and second up counters 131 and 132 operate in opposite phases, and the CLOCK
During a certain cycle of B9 (when the inverting circuit 12 is 1, the first up counter 131 counts up, and the inverting circuit 1
While 2 is 0, the second up counter 132 continues to count up) and is reset at the next cycle. Reference numerals 141 and 142 denote a first register and a second register that store the values of the first and second up counters 131 and 132 at the falling edge of the inverting circuit 12. 15 is the value of the first register 13 and the value of the second register 1
This is a subtraction circuit that calculates the absolute value of the difference between 4 values. 16 is a variation detection circuit which becomes 1 when the value of the subtraction circuit exceeds a certain value. Here, the clock of the test clock oscillation circuit 11 and CLOCKB 9 are asynchronous, and the value of the subtraction circuit 15 is not 1 due to the stability of each oscillation.
If the number is 2 or 3 or more, there is less risk of malfunction. 017 is a mode flip-flop, and changes the mode when a pulse is applied from the fluctuation detection circuit 16.
次に本発明の一実施例の動作について、第１図と第２図
を参考にしながら説明する。Next, the operation of one embodiment of the present invention will be described with reference to FIGS. 1 and 2.
ランモードでは５ＣＬＲＩＯによりクリアされるとＴＥ
８ＴＡ ３の出力は０になり続ける。従ってＴＥＳＴＢ
４の出力は０のままになり、ＮＯＴ回路６の出力は・１
になシ続ける。そこでＡＮＤ回路５の出力であるＣＬＯ
ＣＫＢ ９には、クロック発生回路２の出力がそのまま
出力する。また、図示してはいないがモードフリップフ
ロップ１７もクリアされ、ランモードを示している。In run mode, when cleared by 5CLRIO, TE
The output of 8TA3 continues to be 0. Therefore TESTB
The output of 4 remains 0, and the output of NOT circuit 6 becomes 1.
Nashi continues. Therefore, CLO which is the output of AND circuit 5
The output of the clock generation circuit 2 is directly outputted to the CKB 9. Further, although not shown, the mode flip-flop 17 is also cleared, indicating the run mode.
一方、テストを開始させるため、ＣＯプサイルから０１
サイクルにかけてテスト開始パルスを発生させる（どの
パルスはＣＬＯＣＫＡ ８とは非同期である）。このパ
ルスをＴ）３８ＴＡＢのクロック端子に送ると、ＴＲ８
ＴＡ３はパルスの立下シで１になる。Meanwhile, in order to start the test, 01
Generate test start pulses over the cycle (which pulses are asynchronous to CLOCKA 8). When this pulse is sent to the clock terminal of T)38TAB, TR8
TA3 becomes 1 at the falling edge of the pulse.
すると、Ｃ１サイクル最後でＴＥ８ＴＢ ４の出力は１
になり、ＡＮＤ回路５の一方の入力は０になる。Then, at the end of C1 cycle, the output of TE8TB 4 is 1
, and one input of the AND circuit 5 becomes 0.
またこの時、ＴＲ８ＴＡ３はＯＲ，回路７の出力が１に
なるのでクリアされてＯになる。ＴＲ８ＴＡ３はＣ２サ
イクルの間１になシ、その最後で再び０になる。Also, at this time, TR8TA3 is cleared and becomes O since the output of the OR circuit 7 becomes 1. TR8TA3 is set to 1 during the C2 cycle and becomes 0 again at the end of it.
従ってＡＮＤ回路５の出力である被テスト集積回路１の
クロックＣＬＯＣＫＢ９はＣ２サイクルの間０になり続
ける。つまり、Ｃ２＋０３の時間が１サイクルとなる。Therefore, the clock CLOCKB9 of the integrated circuit under test 1, which is the output of the AND circuit 5, continues to be 0 during the C2 cycle. In other words, the time of C2+03 is one cycle.
こうして、１サイクルタイムの値を変動させることがで
きる。In this way, the value of one cycle time can be varied.
次に、被オス、ト集積回路１の内部の動作について第３
図を参考にしながら説明する。本実施例ではテストクロ
ック発振口′路１１はＣＬＯＣＫＡ８の４倍で発振して
いるとする。Next, we will discuss the internal operation of the integrated circuit 1.
This will be explained with reference to the diagram. In this embodiment, it is assumed that the test clock oscillation circuit 11 oscillates at four times the frequency of CLOCKA8.
ＣＯザイクルでは第１のアップカウンタ１３１が動作し
ているとすると、サイクルの終了時に第１の記憶回路１
４１に４が入る。In the CO cycle, if the first up counter 131 is operating, the first memory circuit 1 is activated at the end of the cycle.
4 goes into 41.
ＣＩプサイルでは第２のアップカウンタ１３２が動作し
、サイクル終了時に第２の記憶回路１４２に４が入る。In CI psi, the second up counter 132 operates, and 4 is entered into the second storage circuit 142 at the end of the cycle.
ＣＯプサイルとＣ１サイクルではサイクルタイムは同じ
なので、引算回路１５の出力値はＯになシ、変動検出回
路１６は０のままであシ、モードフリップフロップ１７
を反転させるにはいたらない。Since the cycle time is the same in the CO psi and C1 cycles, the output value of the subtraction circuit 15 remains 0, the fluctuation detection circuit 16 remains 0, and the mode flip-flop 17
There is no need to reverse it.
次に０２サイクルではＣＬＯＣＫＢ ９は０のままであ
る。従って、反転回路１２は１．のままになシ、第１の
アップカウンタ１３１は動作し続ける。これはＣ３サイ
クルの最後まで続く。この結果、第１のアップカウンタ
１３１は８になる。そして、Ｃ３サイクルの終了時に、
その値が第１の記憶回路１４１に入る。すると、引算回
路１５の出力は４になシ、変動検出回路１６が変動を検
出して出力をＩＫ、する。Next, in cycle 02, CLOCKB 9 remains at 0. Therefore, the inverting circuit 12 is 1. Otherwise, the first up counter 131 continues to operate. This continues until the end of the C3 cycle. As a result, the first up counter 131 becomes eight. And at the end of the C3 cycle,
The value is entered into the first storage circuit 141. Then, the output of the subtraction circuit 15 becomes 4, and the fluctuation detection circuit 16 detects the fluctuation and outputs IK.
なお、この直後のＣ４サイクル（図示はしていなり）で
は第２の記憶回路１４１の値（Ｃ４サイクル値＝４）と
第１の記憶細路１４１の値（Ｃ２サイクル＋０３サイク
ル＝８）とで引算回路１５の出力は４のままである。従
って、変動検出回路１６はｌになっている。In addition, in the C4 cycle immediately after this (the illustration shows a curve), the value of the second memory circuit 141 (C4 cycle value = 4) and the value of the first memory path 141 (C2 cycle + 03 cycle = 8) are changed. The output of the subtraction circuit 15 remains 4. Therefore, the fluctuation detection circuit 16 is at l.
その次のＣ５サイクルでは第１の記憶回路１４１の値（
Ｃ５サイクル＝４）と第２の記憶回路１４２の値（Ｃ４
サイクル＝４）とが等しいので、変動検出回路１６はＯ
になる。こうして、モードフリップフロップ１７を反転
してテストモードに入る。テストの終了はテスト開始時
と同様な処理をすればよい。In the next C5 cycle, the value of the first storage circuit 141 (
C5 cycle = 4) and the value of the second storage circuit 142 (C4
cycle = 4) are equal, so the fluctuation detection circuit 16
become. In this way, the mode flip-flop 17 is inverted and the test mode is entered. To end the test, the same process as at the beginning of the test may be performed.
つまり、全てのテストが終了したところでクロックを一
発以上抜くことにより、変動検出回路１６の出力に２サ
イクルに渡るパルスを発生させる。このパルスでモード
フリップフロップ１７は再び反転して０になり、ランモ
ードに入る。That is, by removing the clock once or more after all tests are completed, a pulse spanning two cycles is generated at the output of the fluctuation detection circuit 16. This pulse inverts the mode flip-flop 17 again to 0 and enters the run mode.
上記の実施例では第１図の一実施例で１サイクルタイム
を倍の遅さにしたが、数倍の遅さにしても良いし逆に早
くしても良い。In the embodiment described above, one cycle time is made twice as slow in the embodiment shown in FIG. 1, but it may be made several times slower, or conversely, it may be made faster.
上記実施例によれば、集積回路の動作周波数きは無関係
に、サイクルタイムを若干変動すれば良い。つまり、最
低周波数が無限に遅いような集積回路でも実施できる。According to the above embodiment, the cycle time may be slightly varied regardless of the operating frequency of the integrated circuit. In other words, it can be implemented even in an integrated circuit whose lowest frequency is infinitely slow.
第４図は本発明による他の実施例の被テスト集積゛回路
内部の一部の回路図である。さらに詳しくいうと、本回
路は被テスト集積回路が最高サイクルタイムと最低サイ
クルタイムと間にあれば正常に動作するように構成され
ているものに好適であシ、最低サイクルタイムより遅い
サイクルタイムか否かを検出してモードを制御する回路
図である０２１はコンデンサ、２２はモードフリップフ
ロップであυ、Ｔ端子にパルスが入ると出力が反転する
。FIG. 4 is a circuit diagram of a portion inside an integrated circuit under test according to another embodiment of the present invention. More specifically, this circuit is suitable for integrated circuits that are configured to operate normally when the integrated circuit under test is between the maximum cycle time and the minimum cycle time; 021 is a capacitor, 22 is a mode flip-flop υ, and when a pulse is input to the T terminal, the output is inverted.
ｎ乃至がはＮＯＴ回路である。一方、ＮＯＴ回路回路用
力が被テスト集積回路１の内部のクロックになる。コン
デンサ２１の容量はクロックタイムが最低クロックタイ
ム以上であれば、ＮＯＴ回路５の出力を反転させるほど
は放電せず、最低クロックタイム以下だと放電のために
ＮＯＴ回路２５を反転させてしまうのに必要な容量であ
る。n to n are NOT circuits. On the other hand, the NOT circuit power becomes the internal clock of the integrated circuit under test 1. If the clock time is greater than or equal to the minimum clock time, the capacitance of the capacitor 21 will not discharge enough to invert the output of the NOT circuit 5, but if it is less than the minimum clock time, the NOT circuit 25 will be inverted due to discharge. This is the required capacity.
次に本発明の一実施例の動作について、第１図と第２図
を参考にしな公ら説明する。Next, the operation of one embodiment of the present invention will be described with reference to FIGS. 1 and 2.
ランモードでは、Ｓ ＣＬ ＲＩＯによシフリアされる
と、ＴＥＳＴＡ３の出力は０になシ続ける。従ってＴＥ
ＳＴＢ４の出力はＯのままになり、ＮＯＴ回路６の出力
は１になり続ける。そこで、ＡＮＤ回路５の出力である
ＣＬＯＣＫＢ９には、発振回路２の出力がそのまま出力
する。また、図示してはいないが、モードフリップフロ
ップｎも０クリアされ、ランモードを示している。In run mode, the output of TESTA3 remains at 0 when shuffled by SCL RIO. Therefore T.E.
The output of STB4 remains at O, and the output from NOT circuit 6 continues to be at 1. Therefore, the output of the oscillation circuit 2 is output as is to CLOCKB9, which is the output of the AND circuit 5. Although not shown, the mode flip-flop n is also cleared to 0, indicating the run mode.
一方、テストを開始させるため、ＣＯプサイルからＣＩ
プサイルにかけてテスト開始ノくルスを発生させる（こ
のパルスはＣＬＯＣＫＡ８とは非同期である０）０この
パルスをＴＦＩＳＴＡ３のクロック端子Ｋ 送ると、Ｔ
ＥＳＴＡ３はパルスの立下シで１になる０すると、Ｃ１
サイクルの最後でＴＦｉ８ＴＢ４の出力は１になシ、Ａ
ＮＤ回路５の一方の入力は０になる。またこの時、ＴＥ
ＳＴ人３はＯＲ回路７の出力が１になるのでクリアされ
てＯになる０ＴＦｉＳＴＢ ４はＣ２サイクルの間１に
なシ、その最′後で再び０になる１、従ってＡＮＤ回路
５の出力である被テスト集積回路１のクロックＣＬＯＣ
ＫＢ９はＣ２サイクルの間０になシ続ける。つまシ、Ｃ
２＋０３の時間が１サイクルとなる。こうして、最低サ
イクルタイムより遅いクロックができる。On the other hand, in order to start the test, from CO psi to CI
(This pulse is asynchronous with CLOCKA8) 0) When this pulse is sent to the clock terminal K of TFISTA3, T
ESTA3 becomes 1 at the falling edge of the pulse and becomes 0, then C1
At the end of the cycle, the output of TFi8TB4 is 1, A
One input of the ND circuit 5 becomes 0. At this time again, T.E.
Since the output of the OR circuit 7 becomes 1, the ST person 3 is cleared and becomes 0. 0TFiSTB 4 remains 1 during the C2 cycle and becomes 0 again at the end of the cycle, so the output of the AND circuit 5 becomes 1. Clock CLOC of a certain integrated circuit under test 1
KB9 continues to be zero during the C2 cycle. Tsumashi, C
The time of 2+03 is one cycle. This results in a clock that is slower than the minimum cycle time.
次に、被テスト集積回路１の内部の動作について第４図
を参考にしながら説明する。Next, the internal operation of the integrated circuit under test 1 will be explained with reference to FIG. 4.
ＣＯプサイルとＣ１サイクルではサイクルタイムは最低
サイクルタイムなので、コンデンサ２１の放電は少なく
、ＮＯＴ回路５の出力を反転させるにはいたらない。と
ころが、Ｃ２サイクルは入力するクロックがＯのままで
あ、９ ＣＬＯＣＫＢ９が１になるのはＣ３サイクルな
ので、その間放電し続ける。この時の放電した量はＮＯ
Ｔ回路５の出力を反転させるのに充分である。そこで、
ＮＯＴ回路２５は反転する。この後、Ｃ３サイクルでＣ
ＬＯＣＫＢが１になると、コンデンサ１１は充′亀し、
ＮＯＴ回路Ｚ５を再び反転させる。この結果、ＮＯＴ回
路２６からパルスが一発だけ発生する。このパルスによ
シモードフリップ７０ツブ２２の出力が反転して１にな
り、テストモードに入る。従って、これ以後テストモー
ド吉して動４作させることができる。Since the cycle time is the minimum cycle time in the CO psi and C1 cycles, the discharge of the capacitor 21 is small and the output of the NOT circuit 5 is not inverted. However, in the C2 cycle, the input clock remains O, and it is in the C3 cycle that 9 CLOCKB9 becomes 1, so the discharge continues during that time. The amount of discharge at this time is NO
This is sufficient to invert the output of T-circuit 5. Therefore,
The NOT circuit 25 is inverted. After this, C3 cycle
When LOCKB becomes 1, capacitor 11 is charged,
The NOT circuit Z5 is inverted again. As a result, only one pulse is generated from the NOT circuit 26. This pulse inverts the output of the mode flip 70 knob 22 to 1 and enters the test mode. Therefore, from now on, the device can be operated in the test mode.
なお、クロックを最低サイクルタイムよシ遅くしてやる
と、被テスト集積回路内部の一部のレジスタが壊れる可
能性が有るが、テスト開始時には正常なサイクルタイム
に戻っているし、レジスタの初期セットを行うので問題
ない。Note that if the clock is made slower than the minimum cycle time, some registers inside the integrated circuit under test may be damaged, but by the time the test starts, the cycle time will have returned to normal and the registers will be initialized. So no problem.
テストの終了はテスト開始時と同様な処理をすればよい
。つまシ、全てのテストが終了したところでクロックを
一発以上抜くことにより、最低サイクルタイムより遅く
させ、被テスト集積回路１に内部のＮＯＴ回路２６の出
力にパルスを発生させる。このパルスでモードフリップ
フロップ２２は再び反転して０になり、ランモードに入
る。To end the test, the same process as at the beginning of the test may be performed. Finally, when all the tests are completed, the clock is removed once or more to make it slower than the minimum cycle time and generate a pulse at the output of the NOT circuit 26 inside the integrated circuit under test 1. This pulse inverts the mode flip-flop 22 again to 0 and enters the run mode.
本発明の実施による回路の増加は被テスト集積回路１の
内部に於いては微々たるものであシ、全体のゲート数に
比べれば無視できる量である。The increase in the number of circuits due to implementation of the present invention is insignificant within the integrated circuit under test 1, and is negligible compared to the total number of gates.
第１図は外部クロック発生部を示す図、第２図は第１図
のタイ、ミングチャート、第３図は本発明の一実施例を
示す図、第４図は本発明の他の実施例を示す図である。
１・・・被テストＩＣ１２・・・発振回路、１２ 、２
２・・・モードフリップフロップ。
代理人 弁理士 則 近 惹 佑
（ほか１名）
第 １ 図
第２図
′す′イフルｌ ＣＤ Ｉ Ｃ／ ｌ
Ｃ？ ｌ Ｃ３ＩＣＪＪＤｃｋβγ
第 ３ 図FIG. 1 is a diagram showing an external clock generator, FIG. 2 is a timing chart of FIG. 1, FIG. 3 is a diagram showing one embodiment of the present invention, and FIG. 4 is another embodiment of the present invention. FIG. 1... IC under test 12... Oscillation circuit, 12, 2
2...Mode flip-flop. Agent: Patent attorney Noriyuki Chika (and 1 other person) Figure 1 Figure 2
C? l C3ICJJDckβγ Figure 3
Claims (1)
とともに、動作モードとしてランモードとテストモード
を有する集積回路において、前記クロックの１サイクル
タイムの変動を検出する手段と、この検出手段によって
１サイクルタイムの変動が検出されたとき前記動作モー
ドを変換する手段とを備えたことを特徴とする集積回路
０（２）前記検出手段は、 前記クロックよシ倍以上高速な発振周波数を有する発振
手段と、 前記１サイクルタイムにおける前記発振手段の発振数を
記憶する第１の記憶手段と、 前記第１の記憶手段に記憶されているサイクルタイムの
直前あるいは直後のサイクルタイムにおける前記発振手
段の発振回数を記憶する第２の記憶手段と、 第１の記憶手段と第２の記憶手段との値の差から前記１
サイクルタイムが変動したかを検出する（３）集積回路
は、前記クロックのサイクルタイムが最高サイクルタイ
ムと最低サイクルタイムとの間にあれば正常に動作する
集積回路であって、前記検出手段は前記クロック゛の１
サイクルタイムが前記最低サイクルタイムよシ遅いか否
か検出することを特徴とする特許請求の範囲第１項記載
の集積回路。 （４）前記検出手段は、前記クロックによシ充放電を繰
返す充放電回路と、 前記充放電回路の放電量が閾値を越えたか否か（５）前
記閾値は前記クロックが前記最低サイクルScope of Claims: (1) In an integrated circuit that operates based on an externally supplied clock and has a run mode and a test mode as operating modes, means for detecting fluctuations in one cycle time of the clock; Integrated circuit 0 characterized in that it comprises means for converting the operation mode when a change in one cycle time is detected by the detection means. (2) The detection means oscillates at least twice as fast as the clock. oscillation means having a frequency; first storage means for storing the number of oscillations of the oscillation means in one cycle time; and the number of oscillations of the oscillation means in one cycle time, and The second storage means stores the number of oscillations of the oscillation means, and the difference between the values of the first storage means and the second storage means
Detecting whether the cycle time has changed (3) The integrated circuit is an integrated circuit that operates normally if the cycle time of the clock is between the highest cycle time and the lowest cycle time, and the detecting means Clock 1
2. The integrated circuit according to claim 1, wherein the integrated circuit detects whether a cycle time is slower than the minimum cycle time. (4) The detection means includes a charging/discharging circuit that repeats charging and discharging according to the clock, and whether or not the amount of discharge of the charging/discharging circuit exceeds a threshold (5) The threshold is determined by the clock at the lowest cycle.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57194647A JPS5984537A (en) | 1982-11-08 | 1982-11-08 | Integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57194647A JPS5984537A (en) | 1982-11-08 | 1982-11-08 | Integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5984537A true JPS5984537A (en) | 1984-05-16 |
| JPH0475661B2 JPH0475661B2 (en) | 1992-12-01 |
Family
ID=16327984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57194647A Granted JPS5984537A (en) | 1982-11-08 | 1982-11-08 | Integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5984537A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62265737A (en) * | 1986-05-13 | 1987-11-18 | Nec Corp | Semiconductor integrated circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4984793A (en) * | 1972-12-22 | 1974-08-14 | ||
| JPS57111714A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Integrated circuit |
-
1982
- 1982-11-08 JP JP57194647A patent/JPS5984537A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4984793A (en) * | 1972-12-22 | 1974-08-14 | ||
| JPS57111714A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Integrated circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62265737A (en) * | 1986-05-13 | 1987-11-18 | Nec Corp | Semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0475661B2 (en) | 1992-12-01 |
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