JPH0534418A - Test circuit - Google Patents
Test circuitInfo
- Publication number
- JPH0534418A JPH0534418A JP3216005A JP21600591A JPH0534418A JP H0534418 A JPH0534418 A JP H0534418A JP 3216005 A JP3216005 A JP 3216005A JP 21600591 A JP21600591 A JP 21600591A JP H0534418 A JPH0534418 A JP H0534418A
- Authority
- JP
- Japan
- Prior art keywords
- test
- signal
- ring oscillator
- circuit
- delay time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/10—Energy storage using batteries
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はテスト回路に係わり、特
に、半導体集積デバイスの性能をテストするものに用い
て好適なものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a test circuit, and is particularly suitable for testing the performance of a semiconductor integrated device.
【０００２】[0002]
【従来の技術】従来より、半導体集積デバイスの性能を
テストするための回路が種々提案されている。例えば、
図３に示したように、内部フリップ・フロップＡから外
部端子ａ迄の遅延時間を測る回路や、或いは図５に示す
ように、外部端子ｂからフリップ・フロップＢ迄の遅延
時間を測る回路等が知られている。2. Description of the Related Art Conventionally, various circuits have been proposed for testing the performance of semiconductor integrated devices. For example,
A circuit for measuring the delay time from the internal flip-flop A to the external terminal a as shown in FIG. 3, or a circuit for measuring the delay time from the external terminal b to the flip-flop B as shown in FIG. It has been known.
【０００３】図３に示した遅延時間測定回路は、フリッ
プ・フロップＡにクロック信号ＣＬＫが与えられてから
外部端子ａの出力論理レベルが反転する迄の遅延時間ｔ
ｐｄに基いて、この間に存在するナンド回路６、インバ
ータ７等を構成する半導体集積デバイスの性能をテスト
するようにしている。また、図５に示した回路は、外部
端子の論理レベルが反転してからクロック信号ＣＬＫが
与えられる迄の遅延時間ｔｐｄに基いて、この間に存在
するナンド回路６、インバータ７、オア回路８等を構成
する半導体集積デバイスの性能をテストするようにして
いる。The delay time measuring circuit shown in FIG. 3 has a delay time t from when the clock signal CLK is applied to the flip-flop A until the output logic level of the external terminal a is inverted.
Based on pd, the performance of the semiconductor integrated device that constitutes the NAND circuit 6, the inverter 7, etc. existing between them is tested. The circuit shown in FIG. 5 is based on the delay time tpd from the time when the logic level of the external terminal is inverted until the clock signal CLK is given, and the NAND circuit 6, the inverter 7, the OR circuit 8 and the like existing during this time The performance of the semiconductor integrated device constituting the above is tested.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、図３お
よび図５に示したテスト回路は、いずれも論理レベルが
反転するタイミングを検出して遅延時間ｔｐｄを測定す
るようにしたものであるから、上記論理レベルを反転さ
せるためのデータを種々揃えたり、あるいは集めたデー
タに基いて論理レベルを反転させる条件を設定するのが
非常に難しいという問題があった。However, in the test circuits shown in FIGS. 3 and 5, the delay time tpd is measured by detecting the timing at which the logic level is inverted. There is a problem that it is very difficult to arrange various data for inverting the logic level or to set a condition for inverting the logic level based on the collected data.
【０００５】また、このように論理レベルの反転を検出
する場合には、大掛かりな構成のテスタが必要であっ
た。更に、最近は半導体集積デバイスの性能が向上し、
それに連れて遅延時間ｔｐｄも非常に小さくなってきて
いる。したがって、上記遅延時間ｔｐｄを測定するため
のテスタには高速性がますます求められることになる
が、従来のテスト回路はこのような要請に十分に答える
ことができなかった。本発明は上述の問題点に鑑み、遅
延時間を検出するための条件設定が容易であり、しかも
簡単な構成のテスタで容易に、かつ確実に遅延時間を測
定できるようにすることを目的とする。Further, in detecting the inversion of the logic level as described above, a tester having a large-scale structure is required. Furthermore, recently, the performance of semiconductor integrated devices has improved,
Along with this, the delay time tpd has become very small. Therefore, the tester for measuring the delay time tpd is required to have higher speed, but the conventional test circuit cannot sufficiently meet such a request. In view of the above problems, it is an object of the present invention to easily set a condition for detecting a delay time, and to easily and reliably measure the delay time with a tester having a simple structure. .
【０００６】[0006]
【課題を解決するための手段】本発明のテスト回路は、
テスト回路を起動させるための信号が与えられる第１の
入力端子と、上記テスト回路のテスト動作を停止させる
信号が与えられる第２の入力端子とを有し、上記テスト
起動信号が与えられてから上記テスト終了信号が与えら
れるまでの期間において、その出力端子から駆動信号を
導出する制御ゲート回路と、上記制御ゲート回路から上
記駆動信号が与えられている期間だけ動作して所定の周
波数の発振信号を出力するリングオシレータと、上記リ
ングオシレータから出力される発振信号をカウントし、
そのカウント値が所定数に達したら上記テスト終了信号
を導出するカウント回路とを具備している。The test circuit of the present invention comprises:
It has a first input terminal to which a signal for activating the test circuit is applied, and a second input terminal to which a signal for stopping the test operation of the test circuit is applied, and after the test activation signal is applied. A control gate circuit that derives a drive signal from its output terminal during the period until the test end signal is given, and an oscillation signal of a predetermined frequency that operates only during the period when the drive signal is given from the control gate circuit. And a ring oscillator that outputs, and counts the oscillation signal output from the ring oscillator,
And a count circuit for deriving the test end signal when the count value reaches a predetermined number.
【０００７】[0007]
【作用】テスト回路を起動させるための信号が与えられ
た時点でリングオシレータを起動させるとともに、上記
リングオシレータの発振出力をカウントし、上記カウン
ト値が所定数に達したらテスト終了信号を生成して上記
リングオシレータの発振を停止させるようにすることに
より、上記リングオシレータが発振動作を行っている期
間と測定すべき遅延時間とが一致するので、これによ
り、上記リングオシレータの発振期間を検出すれば、半
導体集積デバイスの遅延時間を測定することができるよ
うになる。このように、リングオシレータの発振期間を
検出するのは、論理レベルの反転タイミングを検出する
よりも容易である。When the signal for activating the test circuit is given, the ring oscillator is activated, the oscillation output of the ring oscillator is counted, and the test end signal is generated when the count value reaches a predetermined number. By stopping the oscillation of the ring oscillator, the period during which the ring oscillator is oscillating and the delay time to be measured match, so that if the oscillation period of the ring oscillator is detected, It becomes possible to measure the delay time of the semiconductor integrated device. Thus, detecting the oscillation period of the ring oscillator is easier than detecting the logic level inversion timing.
【０００８】[0008]
【実施例】図１は、本発明の一実施例を示すテスト回路
の構成図である。図１から明らかなように、本実施例の
テスト回路は、入力端子ＴINと出力端子ＴOUT との間
に、制御ゲート回路１、リングオシレータ２、カウント
回路３を直列に接続した構成となっている。1 is a block diagram of a test circuit showing an embodiment of the present invention. As is apparent from FIG. 1, the test circuit of this embodiment has a configuration in which a control gate circuit 1, a ring oscillator 2, and a count circuit 3 are connected in series between an input terminal T IN and an output terminal T OUT. ing.
【０００９】制御ゲート回路１は、入力端子ＴINに与え
られるテスト起動信号ＴSTART が供給される第１の端子
１ａと、出力端子ＴOUT から出力されるのと同じテスト
終了信号ＴEND が供給される第２の端子１ｂとが設けら
れている。そして、第１の端子１ａにテスト起動信号Ｔ
START が供給されると、制御ゲート回路１の出力端子か
らは駆動信号Ｓ1 が出力され、この駆動信号Ｓ1 がリン
グオシレータ２に与えられる。The control gate circuit 1 supplies the first terminal 1a to which the test start signal T START applied to the input terminal T IN is supplied and the same test end signal T END output from the output terminal T OUT. The second terminal 1b is provided. Then, the test start signal T is applied to the first terminal 1a.
When START is supplied, the drive signal S 1 is output from the output terminal of the control gate circuit 1, and the drive signal S 1 is given to the ring oscillator 2.
【００１０】リングオシレータ２は、ナンド回路を直列
にｎ段接続して構成されていて、制御ゲート回路１から
駆動信号Ｓ1 が与えられると、図２のタイムチャートに
示すように、その出力側に連なる制御線Ｃに発振信号Ｓ
2を出力する。制御線Ｃは、カウント回路３に設けられ
ているクロック入力端子に接続されていて、このクロッ
ク入力端子に発振信号Ｓ2 が与えられる。The ring oscillator 2 is constructed by connecting NAND circuits in n stages in series, and when the drive signal S 1 is given from the control gate circuit 1, as shown in the time chart of FIG. Oscillation signal S on control line C connected to
Output 2 The control line C is connected to a clock input terminal provided in the count circuit 3, and the oscillation signal S 2 is given to this clock input terminal.
【００１１】カウント回路３は、発振信号Ｓ2 が与えら
れるとこれをカウントし、予めリセットされているカウ
ント値をアップして行く。そして、カウント値が予め設
定されている所定の値に達すると、図２に示すように、
その出力端子から“Ｈ”レベルのテスト終了信号ＴEND
を出力する。このテスト終了信号ＴEND は、テスト動作
の終了を知らせる信号として出力端子ＴOUT に与えられ
るとともに、テスト回路のテスト動作を停止させる信号
として制御ゲート回路１の第２の入力端子１ｂにも与え
られる。When the oscillation signal S 2 is given, the counting circuit 3 counts the oscillation signal S 2 and increments the count value which is reset in advance. Then, when the count value reaches a preset predetermined value, as shown in FIG.
"H" level test end signal T END from its output terminal
Is output. The test end signal T END is given to the output terminal T OUT as a signal indicating the end of the test operation, and is also given to the second input terminal 1b of the control gate circuit 1 as a signal for stopping the test operation of the test circuit. .
【００１２】この第２の入力端子１ｂは、反転入力端子
として構成されているので、テスト終了信号ＴEND が与
えられると駆動信号Ｓ1 の導出をストップする。これに
より、リングオシレータ２には駆動信号Ｓ1が与えられ
なくなるので、その発振が停止され、制御線Ｃは“Ｌ”
レベルに固定されることになる。したがって、テスト起
動信号ＴSTART が与えられてからテスト終了信号ＴEND
が与えられるまでの時間、すなわち、遅延時間ｔｐｄ
は、リングオシレータ２の発振状態を検出することによ
り測定することができる。Since the second input terminal 1b is constructed as an inverting input terminal, the derivation of the drive signal S 1 is stopped when the test end signal T END is applied. As a result, the drive signal S 1 is not given to the ring oscillator 2, so that the oscillation is stopped and the control line C is set to "L".
It will be fixed at the level. Therefore, after the test start signal T START is given, the test end signal T END
Is given, that is, the delay time tpd
Can be measured by detecting the oscillation state of the ring oscillator 2.
【００１３】本実施例の場合、リングオシレータ２の発
振状態を検出することにより、上記遅延時間ｔｐｄを測
定することができるので、簡単なテスタを用いて容易に
かつ確実に測定することが可能となる。また、遅延時間
ｔｐｄを測定するための条件設定を簡単に行うことがで
き、測定に伴う作業効率を大幅に合理化することができ
る。In the case of this embodiment, the delay time tpd can be measured by detecting the oscillation state of the ring oscillator 2. Therefore, it is possible to easily and surely measure the delay time tpd using a simple tester. Become. In addition, it is possible to easily set the conditions for measuring the delay time tpd, and it is possible to significantly rationalize the work efficiency associated with the measurement.
【００１４】更に、最近は上記したように半導体集積デ
バイスの性能が向上した結果、上記遅延時間ｔｐｄはま
すます短くなっているので、遅延時間ｔｐｄをテストす
る回路は高速化が要求されているが、本実施例のテスト
回路は被測定半導体集積デバイス自体がテスト回路を構
成しているものであるから、性能が向上することによる
高速化にも十分に対応することができる。なお、カウン
ト回路３に設定されるカウント値は固定値でもよいが、
テスト回路の規模などに応じて任意に変更できるように
すれば都合がよい。Further, recently, as a result of the improved performance of the semiconductor integrated device as described above, the above-mentioned delay time tpd is becoming shorter and shorter, so that a circuit for testing the delay time tpd is required to have a high speed. In the test circuit of this embodiment, the semiconductor integrated device to be measured itself constitutes the test circuit, so that it is possible to sufficiently cope with the speedup due to the improved performance. The count value set in the count circuit 3 may be a fixed value,
It is convenient if it can be arbitrarily changed according to the scale of the test circuit.
【００１５】[0015]
【発明の効果】本発明は上述したように、テスト回路を
起動させるための信号が与えられた時点でリングオシレ
ータを起動させるとともに、上記リングオシレータの発
振出力をカウントし、上記カウント値が所定数に達した
らテスト終了信号を生成して上記リングオシレータの発
振動作を停止させるようにしたので、上記リングオシレ
ータが発振動作を行っている期間と測定すべき遅延時間
とを一致させることができる。これにより、上記リング
オシレータの発振動作を検出することにより、半導体集
積デバイスの遅延時間を測定することができるようにな
り、遅延時間を測定するための条件設定を容易化すると
ともに、遅延時間を測定するテスト回路の構成を簡素化
することができる。また、セルフテスト構成なので、被
測定半導体集積デバイスの性能が向上した場合は、それ
に連れてテスト回路の性能も向上するので、テスト回路
の高速化の要請に十分に対処することができる。As described above, according to the present invention, the ring oscillator is started at the time when the signal for starting the test circuit is given, the oscillation output of the ring oscillator is counted, and the count value is a predetermined number. When the time reaches, the test end signal is generated to stop the oscillation operation of the ring oscillator, so that the period during which the ring oscillator is performing the oscillation operation and the delay time to be measured can be matched. This makes it possible to measure the delay time of the semiconductor integrated device by detecting the oscillation operation of the ring oscillator, facilitating the setting of conditions for measuring the delay time and measuring the delay time. It is possible to simplify the configuration of the test circuit that operates. Further, because of the self-test configuration, when the performance of the semiconductor integrated device under test is improved, the performance of the test circuit is improved accordingly, so that it is possible to sufficiently cope with the request for higher speed of the test circuit.
【図１】本発明の一実施例を示すテスト回路の構成図で
ある。FIG. 1 is a configuration diagram of a test circuit showing an embodiment of the present invention.
【図２】図１の回路の動作を示すタイムチャートであ
る。FIG. 2 is a time chart showing the operation of the circuit of FIG.
【図３】従来技術の一例を示すテスト回路の構成図であ
る。FIG. 3 is a configuration diagram of a test circuit showing an example of a conventional technique.
【図４】図３のテスト回路の動作を示すタイムチャート
である。FIG. 4 is a time chart showing the operation of the test circuit of FIG.
【図５】他の従来技術の一例を示すテスト回路の構成図
である。FIG. 5 is a configuration diagram of a test circuit showing an example of another conventional technique.
【図６】図５のテスト回路の動作を示すタイムチャート
である。FIG. 6 is a time chart showing the operation of the test circuit of FIG.
１ 制御ゲート回路 １ａ 第１の端子 １ｂ 第２の端子 ２ リングオシレータ ３ カウント回路 ＴIN 入力端子 ＴOUT 出力端子 ＴSTART テスト起動信号 ＴEND テスト終了信号 Ｓ1 駆動信号 Ｓ2 発振信号1 Control Gate Circuit 1a First Terminal 1b Second Terminal 2 Ring Oscillator 3 Count Circuit T IN Input Terminal T OUT Output Terminal T START Test Start Signal T END Test End Signal S 1 Drive Signal S 2 Oscillation Signal
Claims (1)
えられる第１の入力端子と、上記テスト回路のテスト動
作を停止させる信号が与えられる第２の入力端子とを有
し、上記テスト起動信号が与えられてから上記テスト終
了信号が与えられるまでの期間において、その出力端子
から駆動信号を導出する制御ゲート回路と、 上記制御ゲート回路から上記駆動信号が与えられている
期間だけ動作して所定の周波数の発振信号を出力するリ
ングオシレータと、 上記リングオシレータから出力される発振信号をカウン
トし、そのカウント値が所定数に達したら上記テスト終
了信号を導出するカウント回路とを具備することを特徴
とするテスト回路。Claim: What is claimed is: 1. A first input terminal to which a signal for activating a test circuit is applied, and a second input terminal to which a signal for stopping the test operation of the test circuit is applied. However, during the period from the application of the test start signal to the application of the test end signal, a control gate circuit for deriving a drive signal from its output terminal and the drive signal from the control gate circuit are provided. A ring oscillator that operates only for a period and outputs an oscillation signal of a predetermined frequency, and a counting circuit that counts the oscillation signal output from the ring oscillator and derives the test end signal when the count value reaches a predetermined number. A test circuit comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3216005A JPH0534418A (en) | 1991-07-31 | 1991-07-31 | Test circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3216005A JPH0534418A (en) | 1991-07-31 | 1991-07-31 | Test circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0534418A true JPH0534418A (en) | 1993-02-09 |
Family
ID=16681820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3216005A Pending JPH0534418A (en) | 1991-07-31 | 1991-07-31 | Test circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0534418A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997027494A1 (en) * | 1996-01-25 | 1997-07-31 | Advantest Corporation | Delay time measuring method and pulse generator for measuring delay time for use in said measuring method |
-
1991
- 1991-07-31 JP JP3216005A patent/JPH0534418A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997027494A1 (en) * | 1996-01-25 | 1997-07-31 | Advantest Corporation | Delay time measuring method and pulse generator for measuring delay time for use in said measuring method |
| GB2316493A (en) * | 1996-01-25 | 1998-02-25 | Advantest Corp | Delay time measuring method and pulse generator for measuring delay time for use in said measuring method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5099196A (en) | On-chip integrated circuit speed selection | |
| JPH0210847A (en) | Method and apparatus for measuring operation speed of integrated circuit chip | |
| US4001553A (en) | Counter arrangement and associated test circuit for an electronic timing device | |
| JP2684644B2 (en) | Frequency test circuit and test method | |
| US20050195042A1 (en) | Method and ring oscillator circuit for measuring circuit delays over a wide operating range | |
| JPH0534418A (en) | Test circuit | |
| US4722094A (en) | Digital rate detection circuit | |
| JP3039377B2 (en) | Inspection method for semiconductor device | |
| US4017794A (en) | Circuit for measuring time differences among events | |
| JP3516778B2 (en) | Frequency measurement method for semiconductor test equipment | |
| JPH0752214B2 (en) | Integrated circuit with frequency division test function | |
| JP3058130B2 (en) | Test circuit for high-speed semiconductor integrated circuit devices | |
| JP5124904B2 (en) | Semiconductor test method and semiconductor device | |
| KR900008788B1 (en) | Semiconductor integrated circuit device having testing circuit | |
| US3531727A (en) | Sampling rate selector | |
| JPH0519027A (en) | Semiconductor logic integrated circuit | |
| JPH0136597B2 (en) | ||
| JP2943307B2 (en) | Semiconductor integrated circuit | |
| JPS6011509Y2 (en) | Start/stop/reset circuits for timer counters, etc. | |
| JPH05281288A (en) | Test circuit | |
| KR100206906B1 (en) | Timer/counter circuit | |
| JPS61189472A (en) | Testing method for integrating circuit | |
| JPH03108676A (en) | Measuring method of delay time of integrated circuit | |
| JPH0329871A (en) | Logical integrated circuit | |
| JPH10332783A (en) | Circuit test device |