JPH0516550Y2 - - Google Patents

Description

【考案の詳細な説明】 （産業上の利用分野） 本考案は、積算計測時間のスタート・ストツ
プ・ラツプ・再スタートなどの機能を有するスト
ツプウオツチに関する。[Detailed Description of the Invention] (Industrial Application Field) The present invention relates to a stopwatch that has functions such as starting, stopping, wrapping, and restarting integrated measurement time.

（従来技術） 従来から、ストツプウオツチは実開昭60−
141587号のように、スタート・ストツプ・リセツ
トなどの基本機能の他にラツプなどの付加機能を
持たせることによつて、より様々な時間をワンタ
ツチで計測できるようになつてきている。(Prior art) Stopwatches have been around since 1980.
As shown in No. 141587, in addition to the basic functions such as start, stop, and reset, additional functions such as lap are added, making it possible to measure various times with a single touch.

（考案が解決しようとする問題点） しかしながら、こうしたいろいろな計測機能が
付加されると、その計測を行なわせるためのスイ
ツチが当然の如く増加していく。スイツチの数が
増えていくと、使用者は、どのスイツチが何の計
測を行なわせるかを記憶しておくことが必要であ
り、スイツチを操作しようとする際には操作する
タイミングの他にそのスイツチが間違いないかを
留意する必要がある。しかし、実際には操作する
タイミングに気を取られていて誤つたスイツチを
操作することが多く、必要な時間を計測すること
に失敗することがしばしばあつた。(Problems to be Solved by the Invention) However, as these various measurement functions are added, the number of switches for performing the measurements naturally increases. As the number of switches increases, the user needs to remember which switch performs what measurement. It is necessary to make sure that the switch is correct. However, in reality, they were often distracted by the timing of operation and operated the wrong switch, often failing to measure the required time.

（問題点を解決するための手段） 本考案は、複数個ある操作スイツチのうち、１
個を計測停止専用のスイツチとし、他のスイツチ
をこのあとラツプ動作とするか、再スタートとす
るかを選択するスイツチとしたことを特徴とす
る。したがつて、使用者は、まず第１のスイツチ
を時間計測のタイミングだけ考えて操作し、計測
をいつたん停止させたところで、この停止のタイ
ミングをラツプ機能動作スタートとするか、再ス
タートとするかを考えて他のスイツチで選択する
ようにすればよい。(Means for solving the problem) The present invention solves the problem in one of the plural operation switches.
The present invention is characterized in that one switch is used exclusively for stopping the measurement, and the other switches are used to select whether to perform a lap operation or restart the measurement. Therefore, the user must first operate the first switch with only the timing of time measurement in mind, and once the measurement is stopped, the timing of this stop should be used to start or restart the wrap function. You can consider this and select it using another switch.

（実施例） 第１図は、本考案におけるストツプウオツチの
回路図であり、第２図ａ〜ｄはその動作を示すタ
イムチヤートである。(Embodiment) FIG. 1 is a circuit diagram of a stop watch according to the present invention, and FIGS. 2 a to 2 d are time charts showing its operation.

通常は、第１の記憶回路２内の初期リセツト回
路４がFF６のセツト入力Ｓ、第２の記憶回路８
内のFF１０のリセツト入力Ｒへオアゲート１２
を介して入力するために、FF６のＱ出力はＨレ
ベル（第１の出力状態）、FF１０のＱ出力はＬレ
ベル（第２の出力状態）になる。このFF６のＱ
出力により第１のカウンタ１４・第２のカウンタ
１６はリセツトされている。またこのＨレベルの
信号はラツチ信号出力回路１８内のオアゲート２
０を介してアンドゲート２２に入力するため、こ
のアンドゲート２２は開き、発振器２４・分周回
路２６から成る基準信号発生器２８からの一定周
期信号φ₀をラツチ信号としてラツチ回路３０に
入力する。このラツチ回路３０は、ラツチ信号が
Ｈレベルになる毎に第１のカウンタ１４のカウン
ト信号をラツチし、そのラツチされた値を表示部
３２に出力する。このとき第１のカウンタ１４の
カウント値は零であるため、表示部３２には
「00」と表示される。 Normally, the initial reset circuit 4 in the first memory circuit 2 connects the set input S of the FF 6 and the second memory circuit 8.
OR gate 12 to reset input R of FF10 in
, the Q output of FF6 becomes H level (first output state) and the Q output of FF10 becomes L level (second output state). This FF6 Q
The first counter 14 and the second counter 16 are reset by the output. Further, this H level signal is applied to the OR gate 2 in the latch signal output circuit 18.
0 to the AND gate 22, the AND gate 22 is opened and the constant period signal φ ₀ from the reference signal generator 28 consisting of the oscillator 24 and the frequency dividing circuit 26 is input as a latch signal to the latch circuit 30. . This latch circuit 30 latches the count signal of the first counter 14 every time the latch signal becomes H level, and outputs the latched value to the display section 32. At this time, since the count value of the first counter 14 is zero, "00" is displayed on the display section 32.

このあと第１の外部スイツチ回路３４内の第１
の外部スイツチ３６をオンすると、リングカウン
タ３８は一時リセツトされ、出力Q₁〜Q₃は
「HLL」になる。この結果アンドゲート４０は開
き、リングカウンタ３８は一定周期信号φ₀に応
答してその出力Q₁〜Q₃を「HLL」→「LHL」→
「LLH」と変化させる。そして「LLH」になつた
ときに再びアンドゲート４０を閉じて動作を停止
させる。そして出力Q₁がＨレベルに立ち上ると、
この立ち上り信号は第１の操作信号として、FF
１０の出力により開状態になるアンドゲート４
２を介してFF６のＱ出力をＬレベルとする。こ
の結果第１のカウンタ１４・第２のカウンタ１６
はリセツト解除され、基準信号発生器２８からの
一定周期信号φ₁のカウントを開始する。またFF
１０のリセツトも解除する。そしてこのあと、リ
ングカウンタ３８の出力Q₂がＨレベルに立ち上
ると、この立ち上り信号は第２の操作信号として
FF１０のクロツク入力φに入力し、そのＱ出力
をＨレベル、出力をＬレベルとする。このＱ出
力によりアンドゲート２２は再び開いてラツチ信
号をラツチ回路３０に入力し、また出力によ
り、アンドゲート４２を閉じ、またアンドゲート
群４４を閉じる。この結果第２〜第４の外部スイ
ツチ４６〜５０を無効とする。またラツチ回路３
０は第１のカウンタ１４のカウント値の変化より
短い周期で第１のカウンタ１４のカウント値のラ
ツチ動作を行うため、表示部３２には第１のカウ
ンタ１４のカウント値がそのまま表示される。 After this, the first switch in the first external switch circuit 34
When the external switch 36 is turned on, the ring counter 38 is temporarily reset and the outputs _Q1 to _Q3 become "HLL". As a result, the AND gate 40 opens, and the ring counter 38 changes its outputs Q ₁ to _{Q 3} from "HLL" to "LHL" in response to the constant periodic signal φ ₀
Change it to "LLH". Then, when the state reaches "LLH", the AND gate 40 is closed again to stop the operation. And when output _Q1 rises to H level,
This rising signal is used as the first operation signal for FF
AND gate 4 becomes open due to the output of 10.
2, the Q output of FF6 is set to L level. As a result, the first counter 14 and the second counter 16
is reset and starts counting the constant periodic signal _φ1 from the reference signal generator 28. Also FF
10 reset is also canceled. After this, when the output _Q2 of the ring counter 38 rises to the H level, this rising signal is used as the second operation signal.
It is input to the clock input φ of FF10, and its Q output is set to H level and its output is set to L level. This Q output reopens the AND gate 22 to input the latch signal into the latch circuit 30, and the output closes the AND gate 42 and the group of AND gates 44. As a result, the second to fourth external switches 46 to 50 are disabled. Also, latch circuit 3
Since 0 latches the count value of the first counter 14 at a cycle shorter than the change in the count value of the first counter 14, the count value of the first counter 14 is displayed as is on the display section 32.

このように第１の外部スイツチ３６をオンする
と、カウント動作を開始する。 When the first external switch 36 is turned on in this manner, a counting operation is started.

このあと再び第１の外部スイツチ３６をオンす
ると、第１の操作信号、次いで第２の操作信号が
発生するが、第１の操作信号はアンドゲート４２
に阻止されてFF６に入力しない。そして、第２
の操作信号によりFF１０のＱ，出力は反転す
る。この結果オアゲート２０の出力信号はＬレベ
ルとなり、アンドゲート２２を閉じてラツチ信号
の出力を停止し、アンドゲート群４４を開いて第
２〜第４の外部スイツチ４６〜５０を有効とす
る。またアンドゲート４２も開く。さらに出力
がＨレベルに立ち上ることにより、クリア信号出
力回路５１内のワンシヨツトマルチバイブレータ
５２から正のシングルパルスが発生し、該パルス
はオアゲート５４を介して第２のカウンタのカウ
ント値をクリアする。 After this, when the first external switch 36 is turned on again, the first operation signal and then the second operation signal are generated, but the first operation signal is not connected to the AND gate 42.
, so I can't input it to FF6. And the second
The Q and output of FF10 are inverted by the operation signal. As a result, the output signal of the OR gate 20 becomes L level, the AND gate 22 is closed to stop outputting the latch signal, and the AND gate group 44 is opened to enable the second to fourth external switches 46 to 50. The AND gate 42 is also opened. Further, when the output rises to H level, a positive single pulse is generated from the one-shot multivibrator 52 in the clear signal output circuit 51, and the pulse clears the count value of the second counter via the OR gate 54.

このように、２度目に第１の外部スイツチ３６
をオンすると、ラツチ回路３０にはラツチ信号が
入力停止した時点の第１のカウンタ１４のカウン
ト値がラツチされたままになつて表示部３２には
その値が表示され、第２のカウンタ１６は最初か
らカウントをやり直す。 In this way, the first external switch 36 is
When turned on, the count value of the first counter 14 at the time when the input of the latch signal stopped remains latched in the latch circuit 30, and that value is displayed on the display section 32, and the second counter 16 remains latched. Start counting again from the beginning.

そしてこのあと、第２図ａに示すように、もう
一度第１の外部スイツチ３６をオンすると、リン
グカウンタ３８からの第１の操作信号が開状態に
あるアンドゲート４２を介してFF６のクロツク
入力φに入力する。この結果FF６のＱ出力はＨ
レベルとなり、第１および第２カウンタ１４，１
６，FF１０をリセツトするとともにアンドゲー
ト２２を開状態としてラツチ回路３０にラツチ信
号を出力する。このようにもう一度第１の外部ス
イツチ３６を押すと初期状態に戻る。 After this, as shown in FIG. 2a, when the first external switch 36 is turned on again, the first operation signal from the ring counter 38 is sent to the clock input φ of the FF6 via the AND gate 42 which is in the open state. Enter. As a result, the Q output of FF6 is H
level, and the first and second counters 14, 1
6. Reset the FF 10 and open the AND gate 22 to output a latch signal to the latch circuit 30. When the first external switch 36 is pressed again in this way, the initial state is returned.

第２図ｂは、前述のように第１の外部スイツチ
３６を２回オンしたあとに第２の外部スイツチ４
６をオンした場合を示す。この場合は、オアゲー
トから成るセツト信号出力回路５６からFF１０
のセツト入力Ｓにセツト信号が入力するために、
Ｑ出力はＨレベルに、出力はＬレベルに反転す
る。この結果アンドゲート２２は開状態となつて
ラツチ信号はラツチ回路３０に入力し、カウント
を続けている第１のカウンタ１４のカウント値を
ラツチして表示部に表示する。つまり、第１の外
部スイツチ３６をオンした時点のカウント値で表
示停止し、第２の外部スイツチ４６のオン操作で
カウントを停止することなく続けている第１のカ
ウンタ１４のカウント値が表示される、いわゆる
ラツプ動作が行なわれることになる。 FIG. 2b shows that after the first external switch 36 is turned on twice as described above, the second external switch 4 is turned on.
The case where 6 is turned on is shown. In this case, from the set signal output circuit 56 consisting of an OR gate to the FF10
In order to input the set signal to the set input S of
The Q output is inverted to H level, and the output is inverted to L level. As a result, the AND gate 22 becomes open and the latch signal is input to the latch circuit 30, which latches the count value of the first counter 14 which continues counting and displays it on the display section. In other words, the display stops at the count value at the time when the first external switch 36 is turned on, and the count value of the first counter 14, which continues counting without stopping when the second external switch 46 is turned on, is displayed. A so-called wrap operation will be performed.

第２図ｃは、第３のスイツチ４８をオンした場
合について示す。このときは前と同様にFF１０
のＱ出力がＨレベルになるばかりでなく、オアゲ
ートから成る第１ロード信号出力回路５８からロ
ード信号が第１のカウンタ１４へ供給される。こ
の結果第１のカウンタ１４へ第２のカウンタ１６
のカウント値がロードされてカウントが続けられ
る。 FIG. 2c shows the case where the third switch 48 is turned on. At this time, FF10 as before
Not only does the Q output become H level, but also a load signal is supplied to the first counter 14 from the first load signal output circuit 58 consisting of an OR gate. As a result, the first counter 14 is transferred to the second counter 16.
The count value of is loaded and counting continues.

この結果、表示部３２には第１の外部スイツチ
３６が２度目にオンされた時点から開始されたカ
ウント値、つまりいつたんカウントを停止した時
からのカウント時間が表示される。 As a result, the display unit 32 displays the count value that started from the moment when the first external switch 36 was turned on for the second time, that is, the count time from when counting was stopped.

第２図ｄは、第４の外部スイツチ５０をオンし
た場合について示す。前と同様にFF１０のＱ出
力はＨレベルになり、ラツチ回路３０にラツチ信
号が入力する。そしてこの時は、第２ロード信号
出力回路６０内のリングカウンタ６２のリセツト
入力Ｒに入力する。このためにリングカウンタ６
２のQ₁〜Q₃出力は「HLL」となり、このあとア
ンドゲート６４を介して入力する一定周期信号
φ₀に応答して出力Q₁〜Q₃は「HLL」→「LHL」
→「LLH」と変化して動作を停止する。このQ₁
出力がＨレベルとなつた時点で第２のカウンタ１
６にロード信号が入力してラツチ回路３０にラツ
チされていた値が第２のカウンタ１６にロードさ
れる。次いでQ₂出力がＨレベルとなると、第１
のカウンタ１４にロード信号が入力し、第１のカ
ウンタ１４には第２のカウンタ１６にロードされ
たラツチ回路３０のカウント値、つまり第１の外
部スイツチ３６をオンした時の時間がロードさ
れ、以後この時間を始点としてカウントを行う。 FIG. 2d shows the case where the fourth external switch 50 is turned on. As before, the Q output of the FF 10 becomes H level, and a latch signal is input to the latch circuit 30. At this time, the signal is input to the reset input R of the ring counter 62 in the second load signal output circuit 60. For this purpose, ring counter 6
The outputs of Q ₁ to Q ₂ of 2 become "HLL", and then in response to the constant periodic signal φ ₀ inputted via the AND gate 64, the outputs of Q ₁ to _{Q 3} change from "HLL" to "LHL".
→ Changes to “LLH” and stops operating. This Q ₁
When the output reaches H level, the second counter 1
A load signal is input to the counter 6, and the value latched in the latch circuit 30 is loaded into the second counter 16. Next, when the _Q2 output becomes H level, the first
A load signal is input to the counter 14, and the first counter 14 is loaded with the count value of the latch circuit 30 loaded into the second counter 16, that is, the time when the first external switch 36 is turned on. From now on, counting will be performed using this time as the starting point.

このように第４の外部スイツチ５０をオンすれ
ばカウント停止の為されていたカウント時間が再
びカウント開始されるようになる。 In this manner, when the fourth external switch 50 is turned on, the counting time that had been stopped starts counting again.

（考案の効果） このように本考案によれば、まず第１の外部ス
イツチによつてカウントをいつたん停止し、その
あとこの時間をラツプ時間とするか、最初からカ
ウントさせるか、または再スタートさせるかは、
第２〜第４の外部スイツチのいずれかをオンすれ
ばよい。このために、使用者は、時間計測を停止
するさいは、その停止のタイミングだけを考えれ
ばよく、その停止時間タイミングをラツプ動作ス
タートとするか、最初からカウントさせるか、再
スタートとするかは後でスイツチを選択操作する
ことによつてできる。この結果、従来のように計
測時間停止時にどのスイツチを操作するかも同時
に考えて操作しなければならないものに比べて、
格段に誤操作を起こす確率が少なく、使い勝手も
よくなる。(Effects of the invention) As described above, according to the invention, it is possible to determine when to stop counting using the first external switch, and then set this time as a wrap time, start counting from the beginning, or restart counting. Should I let it?
It is sufficient to turn on any one of the second to fourth external switches. For this reason, when stopping time measurement, the user only needs to consider the timing of the stop, and whether the stop time timing should be used to start the lap operation, start counting from the beginning, or restart. This can be done later by selectively operating the switch. As a result, compared to the conventional system where you have to think about which switch to operate when the measurement time is stopped,
The probability of erroneous operation is greatly reduced and the usability is improved.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は、本考案の一実施例に係るストツプウ
オツチの回路図。第２図ａ〜ｄは、第１図の回路
の動作を示すタイムチヤート。 ２……第１の記憶回路、８……第２の記憶回
路、１４……第１のカウンタ、１６……第２のカ
ウンタ、１８……ラツチ信号出力回路、２８……
基準信号発生器、３４……第１の外部スイツチ回
路、４４……アンドゲート群、４６……第２の外
部スイツチ、４８……第３の外部スイツチ、５０
……第４の外部スイツチ、５１……クリア信号出
力回路、５６……セツト信号出力回路、５８……
第１ロード信号出力回路、６０……第２ロード信
号出力回路。 FIG. 1 is a circuit diagram of a stopwatch according to an embodiment of the present invention. 2a to 2d are time charts showing the operation of the circuit of FIG. 1. 2...First memory circuit, 8...Second memory circuit, 14...First counter, 16...Second counter, 18...Latch signal output circuit, 28...
Reference signal generator, 34...first external switch circuit, 44...AND gate group, 46...second external switch, 48...third external switch, 50
...Fourth external switch, 51... Clear signal output circuit, 56... Set signal output circuit, 58...
1st load signal output circuit, 60...2nd load signal output circuit.

Claims (1)

【実用新案登録請求の範囲】 時間計時用の基準信号およびこの基準信号より
周期の短い一定周期信号を出力する基準信号発生
器と、 この基準信号発生器からの基準信号をカウント
する第１および第２のカウンタと、 この第１のカウンタのカウント値をラツチする
ラツチ回路と、 このラツチ回路にてラツチされたカウント値を
表示する表示装置と、 外部操作に応答して第１の操作信号とそれに次
いで第２の操作信号を出力する第１の外部スイツ
チ回路と、 第２、第３および第４の外部スイツチと、 前記第１の外部スイツチ回路からの第２の操作
信号発生毎に第１の出力状態と第２の出力状態に
交互に反転する第２の記憶回路と、 通常は前記第１および第２のカウンタをリセツ
トする第１の出力状態であるとともに前記第２の
記憶回路が第２の出力状態のときにのみ前記第１
の外部スイツチ回路からの第１の操作信号発生毎
に第１の出力状態と第２の出力状態とに交互に反
転する第１の記憶回路と、 この第２の記憶回路あるいは前記第１の記憶回
路が第１の出力状態のときにのみ前記ラツチ回路
に前記基準信号発生器からの一定周期信号に応答
するラツチ信号を出力するラツチ信号出力回路
と、 前記第２の記憶回路の出力状態が第１の出力状
態から第２の出力状態に変化したときに前記第２
のカウンタのカウント値をクリアするクリア信号
を出力するクリア信号出力回路と、 前記第２の記憶回路が第１の出力状態のときに
のみ前記第２ないし第４の外部スイツチからの操
作信号を無効とするアンドゲート群と、 前記第２、第３および第４の外部スイツチの操
作信号に応答して前記第２の記憶回路を第１の出
力状態とするセツト信号を発生するセツト信号出
力回路と、 前記第３の外部スイツチの操作信号に応答して
前記第２のカウンタのカウント値を前記第１のカ
ウンタにロードする第１のロード信号を発生する
第１のロード信号出力回路と、 前記第４の外部スイツチの操作信号発生時から
前記基準信号発生器からの一定周期信号に同期し
て第１のロード信号を発生し、次いで前記ラツチ
回路のラツチ値を前記第２のカウンタにロードす
る第２のロード信号を出力する第２のロード信号
出力回路と、 を有することを特徴とするストツプウオツチ。[Claims for Utility Model Registration] A reference signal generator that outputs a reference signal for time measurement and a constant periodic signal having a shorter period than this reference signal; a second counter, a latch circuit that latches the count value of the first counter, a display device that displays the count value latched by the latch circuit, and a first operation signal that responds to an external operation. a first external switch circuit that outputs a second operation signal; second, third, and fourth external switches; a second storage circuit that alternately inverts between an output state and a second output state; Only when the output state of
a first memory circuit that alternately inverts between a first output state and a second output state each time a first operation signal is generated from an external switch circuit; and the second memory circuit or the first memory. a latch signal output circuit that outputs a latch signal responsive to a constant periodic signal from the reference signal generator to the latch circuit only when the circuit is in a first output state; When the first output state changes to the second output state, the second
a clear signal output circuit that outputs a clear signal to clear the count value of the counter; and a clear signal output circuit that disables the operation signal from the second to fourth external switches only when the second memory circuit is in the first output state. a set signal output circuit that generates a set signal for setting the second storage circuit to a first output state in response to operation signals of the second, third and fourth external switches; , a first load signal output circuit that generates a first load signal for loading the count value of the second counter into the first counter in response to an operation signal of the third external switch; A first load signal is generated in synchronization with a constant periodic signal from the reference signal generator from the time when the operation signal of the external switch No. 4 is generated, and then a latch value of the latch circuit is loaded into the second counter. A stopwatch comprising: a second load signal output circuit that outputs a second load signal;