JPS62265737A - Semiconductor integrated circuit - Google Patents

Abstract

PURPOSE:To reduce the number of terminals and to decrease the supplies of a fixed logic level by supplying an external clock signal to a clock terminal or applying a constant voltage thereto to be commonly used for two purposes. CONSTITUTION:When an alteration to a test mode is desired to stationarily supply logic '0'. to clock terminals X1, X2, both first clock signal CL1 and second clock signal CL2 are fixed to the logic '0', and the outputs P1, P2 of inverters 4, 5 are reversely fixed to logic '1'. As a result, the output of an AND circuit 6 is fixed to the logic '1', and the output of an inverter 7 is fixed to the logic '0', the outputs of AND circuits 8, 9 are inverted to set a reset signal RS to logic '0', and a latch signal LTC to logic '1'. Accordingly, a latch circuit 15 latches a test signal to be supplied to a signal input terminal to be supplied to a decoder 16, thereby an making internal circuit function in a test mode.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路、特に通常動作モードとテスト
モードとで端子を共通使用可能な半導体集積回路に関す
る。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor integrated circuit, and particularly to a semiconductor integrated circuit in which terminals can be used in common in a normal operation mode and a test mode.

〔従来の技術〕[Conventional technology]

従来、この梅の半導体集積回路としては、モード切換用
の専用端子を有するものが知られておυ、この専用端子
に論理「１」または論理「０」を継続的に印加すること
により内部回路をテストモードと通常動作モードとの間
で切り換えていた。Conventionally, this type of semiconductor integrated circuit has been known to have a dedicated terminal for mode switching, and by continuously applying logic "1" or logic "0" to this dedicated terminal, the internal circuit can be switched. was switching between test mode and normal operating mode.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

しかしながら、上記従来例にあっては、内部回路をテス
トモードと通常動作モードとの間で切り換えるために専
用端子を必要としてお９、端子数が増加するうえ、単に
通常動作モードを維持するだけのために継続的な論理レ
ベルの供給を必要とするという問題点があった。それで
、本発明はモード切俣用の端子をテストモード時ンこｌ
：ｌｅＬない端子と兼用できる半得体集積回′ＡＳを提
供することを目的としている。However, in the above conventional example, a dedicated terminal is required to switch the internal circuit between the test mode and the normal operation mode9, which increases the number of terminals, and it is difficult to simply maintain the normal operation mode. Therefore, there is a problem in that a continuous supply of logic levels is required. Therefore, the present invention allows the terminal for mode cut-off to be set at the test mode.
The object of the present invention is to provide a semi-integrated integrated circuit AS which can also be used as a terminal.

〔問題点を解決するだめの手段、作用および効果〕本発
明は外部クロック信号の供給されるクロック端子をモー
ド切換端子としても使用できるようにしたものであシ、
通常動作時にはクロック端子を介して発振回路に外部ク
ロック信号が供給され、該外部クロック信号に基づき相
補的な第１クロック信号と第２クロック信号とが内部回
路に供給される。しかしながら、テストモードへの切シ
換えを所望してクロック端子に一定電圧を供給すると、
発振回路の出力は所定電圧に固定されるのでモード変換
回路が該所定電圧を検出してラッチ信号をラッチ回路に
供給する。したがって、これと同時的に信号入力端子に
テスト信号を供給すると該テスト信号はラッチ回路にラ
ッチされて内部回路のテストがなされる。再び、クロッ
ク端子に外部クロック信号を供給するとモード変換回路
は第１クロック信号と第２クロック信号とに基づきリセ
ット信号をラッチ回路に供給し続けるので、内部回路は
貴び通常動作を再開する。このように、本発明ではクロ
ック端子に外部クロック信号を供給するか、それとも一
定電圧を印加するかにより２つの目的に共通して使用で
き、端子数の減少と固定論理レベルの供給先を減少させ
られるという効果が得られる。[Means, operations, and effects for solving the problems] The present invention is such that the clock terminal to which an external clock signal is supplied can also be used as a mode switching terminal.
During normal operation, an external clock signal is supplied to the oscillation circuit via the clock terminal, and complementary first and second clock signals are supplied to the internal circuit based on the external clock signal. However, if you want to switch to test mode and supply a constant voltage to the clock terminal,
Since the output of the oscillation circuit is fixed at a predetermined voltage, the mode conversion circuit detects the predetermined voltage and supplies a latch signal to the latch circuit. Therefore, if a test signal is simultaneously supplied to the signal input terminal, the test signal is latched by the latch circuit and the internal circuit is tested. When the external clock signal is supplied to the clock terminal again, the mode conversion circuit continues to supply the reset signal to the latch circuit based on the first clock signal and the second clock signal, so that the internal circuit resumes normal operation. In this way, the present invention can be used for two purposes, depending on whether an external clock signal is supplied to the clock terminal or a constant voltage is applied, thereby reducing the number of terminals and the destinations to which fixed logic levels are supplied. You can get the effect of being able to

〔実施例〕〔Example〕

第１図と第２図とは本発明の一実施例の構成と各部の出
力波形を示しておシ、通常動作時には１対のクロック端
子ＸＩ、Ｘ２に供給される外部クロック信号に基づき、
インバータ２と抵抗３とで構成されている発振回路１が
相補的な第１クロック信号ＣＬｌと第２クロック信号Ｃ
Ｌ２を形成し、インバータ４，５にそれぞれ供給してい
る。ここで、インバータ４．５の論理閾値ＶＴ！Ｎｖと
電諒厄圧ＶＤＤとの関係ばＶＴＴＮＶ　（１／２　Ｖｏ
Ｄとｆｉ　ッ”’Ｃイる。これは発振回路１が１／２Ｖ
Ｄｏ　　を中心に発振して第１クロック信号ＣＬＩと第
２クロック信号Ｃ，Ｌ２とを形成しているので、インバ
ータ４，５が同時的に同−論理レベルを出力し後述する
ラッチ信号を出力することがないようにするとともに、
外部クロック信号の位相差に基づく誤動作をも防止する
ためである。したがって、インバータ４゜５の出力には
相補的なパルスＰＩ、Ｐ２が現われる。これらインバー
タ４，５の出力はアンド回路６に供給されるが、パルス
Ｐｉ、Ｐ２が同時的に同−論理レベルにならないので、
アンド回路６の出力は論理「０」を出力し、インバータ
７によるその反転出力は論理「１」を維持する。アンド
回路６の出力とその反転出力とはアンド回路９，８にそ
れぞれ供給されているので、リセット指令信号ＲＣが論
理「１」となっていると、アンド回路８の出力は論理「
１」となυ、ラッチ回路のリセット端子にリセット信号
Ｒ８が継続的に供給されてラッチ回路１５は信号入力端
子１４に供給される信号をラッチすることはない。1 and 2 show the configuration of an embodiment of the present invention and the output waveforms of each part.During normal operation, based on the external clock signal supplied to a pair of clock terminals XI and X2,
An oscillation circuit 1 composed of an inverter 2 and a resistor 3 generates a complementary first clock signal CLl and a second clock signal C.
L2 is formed and supplied to inverters 4 and 5, respectively. Here, the logical threshold value VT of inverter 4.5! The relationship between Nv and electric pressure VDD is VTTNV (1/2 Vo
D and fi"'C. This means that the oscillation circuit 1 is 1/2V
Since the first clock signal CLI and the second clock signals C and L2 are generated by oscillating around Do, the inverters 4 and 5 simultaneously output the same logic level and output a latch signal to be described later. In addition to ensuring that this does not happen,
This is to also prevent malfunctions due to phase differences between external clock signals. Therefore, complementary pulses PI and P2 appear at the output of the inverter 4.5. The outputs of these inverters 4 and 5 are supplied to the AND circuit 6, but since the pulses Pi and P2 do not have the same logic level at the same time,
The output of the AND circuit 6 outputs a logic "0", and its inverted output by the inverter 7 maintains a logic "1". The output of the AND circuit 6 and its inverted output are supplied to the AND circuits 9 and 8, respectively, so when the reset command signal RC is logic "1", the output of the AND circuit 8 is the logic "1".
1'', the reset signal R8 is continuously supplied to the reset terminal of the latch circuit, and the latch circuit 15 does not latch the signal supplied to the signal input terminal 14.

これに対して、テストモードへの変更を所望して時刻Ｔ
、にクロック端子ＸＩ、Ｘ２に論理「０」を固定的に供
給すると、第１クロック信号ＣＬＩ　。On the other hand, if a change to test mode is desired, time T
, when a logic "0" is fixedly supplied to the clock terminals XI, X2, the first clock signal CLI.

第２クロック信号ＣＬＺとも論理「０」に固定され、イ
ンバータ４，５の出力Ｐｉ、Ｐ２は通に論理「１」に固
定される。その結果、アンド回路６の出力は論理「１」
に、インバータ７の出力は論理「０」にそれぞれ固定さ
れ、アンド回路８と９とは出力をそれぞれ反転させてリ
セット信号Ｒ８は論理「０」に、ラッチ信号Ｌ　’ｌ”
　Ｃは論理「１」になる。よって、ラッチ回路１５は信
号入力端子に供給されるテスト信号をラッチしてデコー
ダ１６に供給し、内部回路をテストモードで機能させる
。上記インバータ４，５，７．アンド回路６゜８．９は
全体としてモード変更回路２０を構成している。The second clock signal CLZ is both fixed at logic "0", and the outputs Pi and P2 of inverters 4 and 5 are fixed at logic "1". As a result, the output of the AND circuit 6 is logic "1"
Then, the output of the inverter 7 is fixed to logic "0", and the AND circuits 8 and 9 invert their outputs, so that the reset signal R8 becomes logic "0" and the latch signal L'l''
C becomes logic "1". Therefore, the latch circuit 15 latches the test signal supplied to the signal input terminal and supplies it to the decoder 16, thereby causing the internal circuit to function in the test mode. The above inverters 4, 5, 7. The AND circuit 6°8.9 constitutes the mode change circuit 20 as a whole.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例を示す論理回路図、第２図は
第１図の主要部における出力波形を示す波形図である。 １・・・・−・発振回路、１４・・・・・・信号入力端
子、　］５・・・・・・ラッチ回路、２０・・・・−・
モード変更回路、Ｘｌ。 Ｘ２・・・・・・クロック端子。 代理人　弁理士　　内　原　　　” 臼FIG. 1 is a logic circuit diagram showing an embodiment of the present invention, and FIG. 2 is a waveform diagram showing output waveforms in the main parts of FIG. 1...Oscillator circuit, 14...Signal input terminal, ]5...Latch circuit, 20......
Mode change circuit, Xl. X2...Clock terminal. Agent Patent Attorney Uchihara “Usu”

Claims (1)

【特許請求の範囲】[Claims] 信号入力端子と、クロック端子と、クロック端子から供
給される外部クロック信号により相補的な第１クロック
信号と第２クロック信号とを出力する発振回路とを有す
る半導体集積回路において、上記クロック端子に一定電
圧を供給された発振回路の出力が所定電圧に固定された
ことを検出して検出結果に基づきラッチ信号を出力し発
振回路から上記第１クロック信号と第２クロック信号が
出力されているときはリセット信号を出力するモード変
換回路と、モード変換回路からラッチ信号が出力されて
いるとき上記信号入力端子に供給されたテスト信号をラ
ッチするラッチ回路とをさらに見えたことを特徴とする
半導体集積回路。In a semiconductor integrated circuit having a signal input terminal, a clock terminal, and an oscillation circuit that outputs a first clock signal and a second clock signal complementary to each other based on an external clock signal supplied from the clock terminal, When it is detected that the output of the oscillation circuit supplied with voltage is fixed at a predetermined voltage and a latch signal is output based on the detection result, and the oscillation circuit is outputting the first clock signal and the second clock signal, A semiconductor integrated circuit characterized in that a mode conversion circuit that outputs a reset signal and a latch circuit that latches a test signal supplied to the signal input terminal when a latch signal is output from the mode conversion circuit are visible. .