JPS62265737A - Semiconductor integrated circuit - Google Patents
Semiconductor integrated circuitInfo
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- JPS62265737A JPS62265737A JP61109814A JP10981486A JPS62265737A JP S62265737 A JPS62265737 A JP S62265737A JP 61109814 A JP61109814 A JP 61109814A JP 10981486 A JP10981486 A JP 10981486A JP S62265737 A JPS62265737 A JP S62265737A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路、特に通常動作モードとテスト
モードとで端子を共通使用可能な半導体集積回路に関す
る。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor integrated circuit, and particularly to a semiconductor integrated circuit in which terminals can be used in common in a normal operation mode and a test mode.
従来、この梅の半導体集積回路としては、モード切換用
の専用端子を有するものが知られておυ、この専用端子
に論理「1」または論理「0」を継続的に印加すること
により内部回路をテストモードと通常動作モードとの間
で切り換えていた。Conventionally, this type of semiconductor integrated circuit has been known to have a dedicated terminal for mode switching, and by continuously applying logic "1" or logic "0" to this dedicated terminal, the internal circuit can be switched. was switching between test mode and normal operating mode.
しかしながら、上記従来例にあっては、内部回路をテス
トモードと通常動作モードとの間で切り換えるために専
用端子を必要としてお9、端子数が増加するうえ、単に
通常動作モードを維持するだけのために継続的な論理レ
ベルの供給を必要とするという問題点があった。それで
、本発明はモード切俣用の端子をテストモード時ンこl
:leLない端子と兼用できる半得体集積回′ASを提
供することを目的としている。However, in the above conventional example, a dedicated terminal is required to switch the internal circuit between the test mode and the normal operation mode9, which increases the number of terminals, and it is difficult to simply maintain the normal operation mode. Therefore, there is a problem in that a continuous supply of logic levels is required. Therefore, the present invention allows the terminal for mode cut-off to be set at the test mode.
The object of the present invention is to provide a semi-integrated integrated circuit AS which can also be used as a terminal.
〔問題点を解決するだめの手段、作用および効果〕本発
明は外部クロック信号の供給されるクロック端子をモー
ド切換端子としても使用できるようにしたものであシ、
通常動作時にはクロック端子を介して発振回路に外部ク
ロック信号が供給され、該外部クロック信号に基づき相
補的な第1クロック信号と第2クロック信号とが内部回
路に供給される。しかしながら、テストモードへの切シ
換えを所望してクロック端子に一定電圧を供給すると、
発振回路の出力は所定電圧に固定されるのでモード変換
回路が該所定電圧を検出してラッチ信号をラッチ回路に
供給する。したがって、これと同時的に信号入力端子に
テスト信号を供給すると該テスト信号はラッチ回路にラ
ッチされて内部回路のテストがなされる。再び、クロッ
ク端子に外部クロック信号を供給するとモード変換回路
は第1クロック信号と第2クロック信号とに基づきリセ
ット信号をラッチ回路に供給し続けるので、内部回路は
貴び通常動作を再開する。このように、本発明ではクロ
ック端子に外部クロック信号を供給するか、それとも一
定電圧を印加するかにより2つの目的に共通して使用で
き、端子数の減少と固定論理レベルの供給先を減少させ
られるという効果が得られる。[Means, operations, and effects for solving the problems] The present invention is such that the clock terminal to which an external clock signal is supplied can also be used as a mode switching terminal.
During normal operation, an external clock signal is supplied to the oscillation circuit via the clock terminal, and complementary first and second clock signals are supplied to the internal circuit based on the external clock signal. However, if you want to switch to test mode and supply a constant voltage to the clock terminal,
Since the output of the oscillation circuit is fixed at a predetermined voltage, the mode conversion circuit detects the predetermined voltage and supplies a latch signal to the latch circuit. Therefore, if a test signal is simultaneously supplied to the signal input terminal, the test signal is latched by the latch circuit and the internal circuit is tested. When the external clock signal is supplied to the clock terminal again, the mode conversion circuit continues to supply the reset signal to the latch circuit based on the first clock signal and the second clock signal, so that the internal circuit resumes normal operation. In this way, the present invention can be used for two purposes, depending on whether an external clock signal is supplied to the clock terminal or a constant voltage is applied, thereby reducing the number of terminals and the destinations to which fixed logic levels are supplied. You can get the effect of being able to
第1図と第2図とは本発明の一実施例の構成と各部の出
力波形を示しておシ、通常動作時には1対のクロック端
子XI、X2に供給される外部クロック信号に基づき、
インバータ2と抵抗3とで構成されている発振回路1が
相補的な第1クロック信号CLlと第2クロック信号C
L2を形成し、インバータ4,5にそれぞれ供給してい
る。ここで、インバータ4.5の論理閾値VT!Nvと
電諒厄圧VDDとの関係ばVTTNV (1/2 Vo
Dとfi ッ”’Cイる。これは発振回路1が1/2V
Do を中心に発振して第1クロック信号CLIと第
2クロック信号C,L2とを形成しているので、インバ
ータ4,5が同時的に同−論理レベルを出力し後述する
ラッチ信号を出力することがないようにするとともに、
外部クロック信号の位相差に基づく誤動作をも防止する
ためである。したがって、インバータ4゜5の出力には
相補的なパルスPI、P2が現われる。これらインバー
タ4,5の出力はアンド回路6に供給されるが、パルス
Pi、P2が同時的に同−論理レベルにならないので、
アンド回路6の出力は論理「0」を出力し、インバータ
7によるその反転出力は論理「1」を維持する。アンド
回路6の出力とその反転出力とはアンド回路9,8にそ
れぞれ供給されているので、リセット指令信号RCが論
理「1」となっていると、アンド回路8の出力は論理「
1」となυ、ラッチ回路のリセット端子にリセット信号
R8が継続的に供給されてラッチ回路15は信号入力端
子14に供給される信号をラッチすることはない。1 and 2 show the configuration of an embodiment of the present invention and the output waveforms of each part.During normal operation, based on the external clock signal supplied to a pair of clock terminals XI and X2,
An oscillation circuit 1 composed of an inverter 2 and a resistor 3 generates a complementary first clock signal CLl and a second clock signal C.
L2 is formed and supplied to inverters 4 and 5, respectively. Here, the logical threshold value VT of inverter 4.5! The relationship between Nv and electric pressure VDD is VTTNV (1/2 Vo
D and fi"'C. This means that the oscillation circuit 1 is 1/2V
Since the first clock signal CLI and the second clock signals C and L2 are generated by oscillating around Do, the inverters 4 and 5 simultaneously output the same logic level and output a latch signal to be described later. In addition to ensuring that this does not happen,
This is to also prevent malfunctions due to phase differences between external clock signals. Therefore, complementary pulses PI and P2 appear at the output of the inverter 4.5. The outputs of these inverters 4 and 5 are supplied to the AND circuit 6, but since the pulses Pi and P2 do not have the same logic level at the same time,
The output of the AND circuit 6 outputs a logic "0", and its inverted output by the inverter 7 maintains a logic "1". The output of the AND circuit 6 and its inverted output are supplied to the AND circuits 9 and 8, respectively, so when the reset command signal RC is logic "1", the output of the AND circuit 8 is the logic "1".
1'', the reset signal R8 is continuously supplied to the reset terminal of the latch circuit, and the latch circuit 15 does not latch the signal supplied to the signal input terminal 14.
これに対して、テストモードへの変更を所望して時刻T
、にクロック端子XI、X2に論理「0」を固定的に供
給すると、第1クロック信号CLI 。On the other hand, if a change to test mode is desired, time T
, when a logic "0" is fixedly supplied to the clock terminals XI, X2, the first clock signal CLI.
第2クロック信号CLZとも論理「0」に固定され、イ
ンバータ4,5の出力Pi、P2は通に論理「1」に固
定される。その結果、アンド回路6の出力は論理「1」
に、インバータ7の出力は論理「0」にそれぞれ固定さ
れ、アンド回路8と9とは出力をそれぞれ反転させてリ
セット信号R8は論理「0」に、ラッチ信号L ’l”
Cは論理「1」になる。よって、ラッチ回路15は信
号入力端子に供給されるテスト信号をラッチしてデコー
ダ16に供給し、内部回路をテストモードで機能させる
。上記インバータ4,5,7.アンド回路6゜8.9は
全体としてモード変更回路20を構成している。The second clock signal CLZ is both fixed at logic "0", and the outputs Pi and P2 of inverters 4 and 5 are fixed at logic "1". As a result, the output of the AND circuit 6 is logic "1"
Then, the output of the inverter 7 is fixed to logic "0", and the AND circuits 8 and 9 invert their outputs, so that the reset signal R8 becomes logic "0" and the latch signal L'l''
C becomes logic "1". Therefore, the latch circuit 15 latches the test signal supplied to the signal input terminal and supplies it to the decoder 16, thereby causing the internal circuit to function in the test mode. The above inverters 4, 5, 7. The AND circuit 6°8.9 constitutes the mode change circuit 20 as a whole.
第1図は本発明の一実施例を示す論理回路図、第2図は
第1図の主要部における出力波形を示す波形図である。
1・・・・−・発振回路、14・・・・・・信号入力端
子、 ]5・・・・・・ラッチ回路、20・・・・−・
モード変更回路、Xl。
X2・・・・・・クロック端子。
代理人 弁理士 内 原 ”
臼FIG. 1 is a logic circuit diagram showing an embodiment of the present invention, and FIG. 2 is a waveform diagram showing output waveforms in the main parts of FIG. 1...Oscillator circuit, 14...Signal input terminal, ]5...Latch circuit, 20......
Mode change circuit, Xl. X2...Clock terminal. Agent Patent Attorney Uchihara “Usu”
Claims (1)
給される外部クロック信号により相補的な第1クロック
信号と第2クロック信号とを出力する発振回路とを有す
る半導体集積回路において、上記クロック端子に一定電
圧を供給された発振回路の出力が所定電圧に固定された
ことを検出して検出結果に基づきラッチ信号を出力し発
振回路から上記第1クロック信号と第2クロック信号が
出力されているときはリセット信号を出力するモード変
換回路と、モード変換回路からラッチ信号が出力されて
いるとき上記信号入力端子に供給されたテスト信号をラ
ッチするラッチ回路とをさらに見えたことを特徴とする
半導体集積回路。In a semiconductor integrated circuit having a signal input terminal, a clock terminal, and an oscillation circuit that outputs a first clock signal and a second clock signal complementary to each other based on an external clock signal supplied from the clock terminal, When it is detected that the output of the oscillation circuit supplied with voltage is fixed at a predetermined voltage and a latch signal is output based on the detection result, and the oscillation circuit is outputting the first clock signal and the second clock signal, A semiconductor integrated circuit characterized in that a mode conversion circuit that outputs a reset signal and a latch circuit that latches a test signal supplied to the signal input terminal when a latch signal is output from the mode conversion circuit are visible. .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61109814A JPS62265737A (en) | 1986-05-13 | 1986-05-13 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61109814A JPS62265737A (en) | 1986-05-13 | 1986-05-13 | Semiconductor integrated circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62265737A true JPS62265737A (en) | 1987-11-18 |
Family
ID=14519883
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61109814A Pending JPS62265737A (en) | 1986-05-13 | 1986-05-13 | Semiconductor integrated circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62265737A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01244632A (en) * | 1988-03-25 | 1989-09-29 | Fujitsu Ltd | Semiconductor integrated circuit |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5984537A (en) * | 1982-11-08 | 1984-05-16 | Toshiba Corp | Integrated circuit |
-
1986
- 1986-05-13 JP JP61109814A patent/JPS62265737A/en active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5984537A (en) * | 1982-11-08 | 1984-05-16 | Toshiba Corp | Integrated circuit |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01244632A (en) * | 1988-03-25 | 1989-09-29 | Fujitsu Ltd | Semiconductor integrated circuit |
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