JPH0475661B2 - - Google Patents
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- JPH0475661B2 JPH0475661B2 JP57194647A JP19464782A JPH0475661B2 JP H0475661 B2 JPH0475661 B2 JP H0475661B2 JP 57194647 A JP57194647 A JP 57194647A JP 19464782 A JP19464782 A JP 19464782A JP H0475661 B2 JPH0475661 B2 JP H0475661B2
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
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- F02B—INTERNAL-COMBUSTION PISTON ENGINES; COMBUSTION ENGINES IN GENERAL
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Description
【発明の詳細な説明】
［発明の技術分野］
この発明は集積回路のテスト容易化技術に関す
る。より詳しくいえば、集積回路の動作モードの
変更を容易に指示できる機能を持つ集積回路に関
する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a technology for facilitating testability of integrated circuits. More specifically, the present invention relates to an integrated circuit having a function of easily instructing a change in the operating mode of the integrated circuit.
［発明の技術的背景とその問題点］
最近、半導体集積回路技術の進歩に伴い集積回
路内部のゲート数が大幅に増加した。するとそれ
に比例して集積回路の端子数も増加し、集積回路
パツケージの形が大型になつてきた。集積回路の
製品単価は集積回路パツケージの大きさにも比例
することから、大型化するとその分単価が高騰す
るという問題を生じた。いいかえれば、簡単には
端子を追加することができないという問題が起つ
てきた。[Technical background of the invention and its problems] Recently, with the progress of semiconductor integrated circuit technology, the number of gates inside an integrated circuit has increased significantly. As a result, the number of terminals on integrated circuits increased proportionately, and the size of integrated circuit packages became larger. Since the unit price of an integrated circuit product is proportional to the size of the integrated circuit package, the problem arises that the unit price rises as the size increases. In other words, a problem has arisen in that terminals cannot be easily added.
特にマイクロプロセツサ等においては端子数を
極力押えるために、全端子役割が決められ、余分
な端子が無い場合もあり、その結果、端子の追加
を伴うあらたな機能の追加ができなくなるという
問題が生じた。 In particular, in microprocessors, etc., in order to minimize the number of pins, the roles of all pins are determined, and there are cases where there are no extra pins.As a result, there is a problem that it becomes impossible to add new functions that involve adding pins. occured.
一方、集積回路の高集積化が進むとその機能は
複雑になり、全ての機能を完全にテストすること
が次第に困難になつてきた。そこで従来から、テ
スト専用の回路を集積回路内部に追加する方法が
考えられてきた。そして、集積回路の動作モード
をランモードとテストモードの二つにわけ、テス
トモードでテスト専用回路を用いてテストしてい
た。ところが、ランモードからテストモードに移
る手段としては、テスト開始命令を実行するか、
テスト開始用の端子を追加し、その端子にテスト
開始信号を入力する方法によつていた。 On the other hand, as integrated circuits become more highly integrated, their functions become more complex, making it increasingly difficult to completely test all functions. Therefore, conventional methods have been considered to add a test-dedicated circuit inside the integrated circuit. The operating mode of the integrated circuit was divided into run mode and test mode, and the test mode was used to test using a test-dedicated circuit. However, the only way to move from run mode to test mode is to execute a test start command,
It was based on the method of adding a test start terminal and inputting the test start signal to that terminal.
ここでプログラム用ROM内蔵型のマイクロプ
ロセツサの場合、ランモードでは命令を外から供
給できないため、テスト開始命令による方法はと
れず、テスト開始端子を一端子もうけて行う方法
によつた。ところが、全ての端子の役割がきめら
れている場合、テスト開始の為に一端子追加する
ことにより、集積回路のパツケージが大型になり
集積回路の単価が高騰するという問題が生じた。 In the case of a microprocessor with a built-in program ROM, instructions cannot be supplied externally in run mode, so a method using a test start command cannot be used, and the method has been to provide a single test start terminal. However, when the roles of all the terminals are determined, the problem arises that adding one terminal to start a test increases the size of the integrated circuit package and increases the unit price of the integrated circuit.
［発明の目的］
テスト用の端子を新たに追加すること無しに、
外部から供給されるクロツクのサイクルタイムの
変動を誤りなくしかも即座に検出して、テスト開
始を知らせることができる集積回路を提供するこ
とを目的とする。[Objective of the invention] Without adding new terminals for testing,
It is an object of the present invention to provide an integrated circuit capable of instantly detecting fluctuations in cycle time of an externally supplied clock without error and notifying the start of a test.
［発明の概要］
外部から供給されるクロツクのサイクルタイム
が変動したときに、変動したサイクルタイムとそ
の直前の通常のサイクルタイムとを比較してこの
変動を検出し、検出された変動が所定の範囲を越
えたときに動作モードの切り換えを行う。[Summary of the invention] When the cycle time of an externally supplied clock fluctuates, this fluctuation is detected by comparing the fluctuated cycle time with the normal cycle time just before that, and the detected fluctuation is detected as a predetermined cycle time. Switch the operating mode when the range is exceeded.
［発明の効果］
テスト用に端子を追加すること無しに、外部か
ら供給されるクロツクのサイクルタイムの変動
を、誤動作を起こしたり時間遅れを伴つたりする
ことなく検出して動作モードを切り換えることが
でき、しかもこの変動検出によるモード切り換え
の信頼性を向上させることのできる集積回路を実
現できる。集積回路のパツケージを大型化せず
に、元と同じ大きさで済ませることができる。い
いかえれば、チツプの高騰を押えることができ
る。[Effects of the Invention] Changes in the cycle time of an externally supplied clock can be detected and the operating mode can be switched without causing any malfunction or time delay without adding any terminals for testing. It is possible to realize an integrated circuit that can improve the reliability of mode switching by detecting this fluctuation. The integrated circuit package can be kept the same size as the original, without increasing the size. In other words, the soaring price of chips can be suppressed.
［発明の実施例］
第１図が、本発明による一実施例の１サイクル
タイムの値を変動させるクロツクを作る回路図で
ある。なお、この実施例では、サイクルタイムを
倍の遅さに変動させている。[Embodiment of the Invention] FIG. 1 is a circuit diagram for creating a clock for varying the value of one cycle time in an embodiment according to the present invention. Note that in this embodiment, the cycle time is varied to be twice as slow.
１はテストの対象となる被テスト集積回路の全
体、２はクロツクを作るクロツク発生回路であ
る。３はTESTAというフリツプフロツプであ
り、４はTESTBというフリツプフロツプであ
る。５はAND回路、６はNOT回路、７はOR回
路である。８がクロツク発生回路２の出力信号
CLOCKAであり、９がAND回路５の出力で被テ
スト集積回路１に送られるCLOCKBである。そ
して、１０がシステムクリア信号SCLRである。 Reference numeral 1 indicates the entire integrated circuit to be tested, and reference numeral 2 indicates a clock generation circuit that generates a clock. 3 is a flip-flop called TESTA, and 4 is a flip-flop called TESTB. 5 is an AND circuit, 6 is a NOT circuit, and 7 is an OR circuit. 8 is the output signal of clock generation circuit 2
CLOCKA, and 9 is CLOCKB which is output from the AND circuit 5 and is sent to the integrated circuit under test 1. 10 is a system clear signal SCLR.
第２図が、本発明による一実施例のタイミング
チヤートである。C0サイクルからC3サイクルま
でを表している。タイミングチヤートの信号は上
からCLOCKA８であり、次はTESTA３のクロ
ツク端子に入力するテスト開始パルスである。そ
の次の二つはTESTA３とTESTB４の各フリツ
プフロツプの出力端子である。最後がCLOCKB
９である。 FIG. 2 is a timing chart of an embodiment according to the present invention. It represents the C0 cycle to C3 cycle. The timing chart signals are CLOCKA8 from the top, and the next one is the test start pulse input to the clock terminal of TESTA3. The next two are the output terminals of the flip-flops TESTA3 and TESTB4. The last one is CLOCKB
It is 9.
第３図は本発明による一実施例の被テスト集積
回路内部の一部の回路図である。さらに詳しくい
うと１サイクルタイムの変動を検出してモードを
制御する回路図である。１１は１サイクルタイム
の変動を検出するのに必要なクロツクをつくるテ
ストクロツク発振回路である。テストクロツク発
振回路１１の発振周波数はCLOCKB９より数倍
高速にする。たとえば、NOT回路を奇数個ルー
プ状に接続すればできる。１２はCLOCKB９の
１サイクル毎に出力を反転する反転回路である。
１３１，１３２は第１と第２のアツプカウンタで
あり、テストクロツク発振回路１１から送られて
くるクロツクにもとずいてカウントアツプする。
第１および第２のアツプカウンタ１３１，１３２
は逆相で動作し、CLOCKB９があるサイクル間
（反転回路１２が１の時は第１のアツプカウンタ
１３１がカウントアツプし、反転回路１２が０の
間は第２のアツプカウンタ１３２がカウントアツ
プし続ける）カウントし続け、次のサイクルにな
るとリセツトする。１４１，１４２は第１および
第２のアツプカウンタ１３１，１３２の値を反転
回路１２の立下りで格納する第１のレジスタおよ
び第２のレジスタである。１５は第１のレジスタ
１３の値と、第２のレジスタ１４の値の差の絶対
値を計算する引算回路である。１６は引算回路の
値がある値以上だと１になる変動検出回路であ
る。ここで、テストクロツク発振回路１１のクロ
ツクとCLOCKB９とは非同期であり、かつ、そ
れぞれの発振の安定性から、引算回路１５の値が
１ではなく、２あるいは３以上とした方が誤動作
の危険性がなくなる。１７はモードフリツプフロ
ツプであり、変動検出回路１６からパルスが印加
されるとモードを変更する。 FIG. 3 is a partial circuit diagram inside the integrated circuit under test according to an embodiment of the present invention. More specifically, it is a circuit diagram that detects fluctuations in one cycle time and controls the mode. Reference numeral 11 is a test clock oscillation circuit that generates a clock necessary for detecting fluctuations in one cycle time. The oscillation frequency of the test clock oscillation circuit 11 is made several times faster than the CLOCKB9. For example, you can do this by connecting an odd number of NOT circuits in a loop. 12 is an inverting circuit that inverts the output every cycle of CLOCKB9.
First and second up counters 131 and 132 count up based on the clock sent from the test clock oscillation circuit 11.
First and second up counters 131, 132
operates in reverse phase, and during a certain cycle of CLOCKB9 (when the inverting circuit 12 is 1, the first up counter 131 counts up; while the inverting circuit 12 is 0, the second up counter 132 counts up). (Continue) Continues to count and resets at the next cycle. Reference numerals 141 and 142 denote a first register and a second register that store the values of the first and second up counters 131 and 132 at the falling edge of the inverting circuit 12. 15 is a subtraction circuit that calculates the absolute value of the difference between the value of the first register 13 and the value of the second register 14; 16 is a variation detection circuit which becomes 1 when the value of the subtraction circuit exceeds a certain value. Here, the clock of the test clock oscillation circuit 11 and CLOCKB9 are asynchronous, and in view of the stability of their respective oscillations, it is better to set the value of the subtraction circuit 15 to 2 or 3 or more instead of 1 to reduce the risk of malfunction. disappears. A mode flip-flop 17 changes the mode when a pulse is applied from the fluctuation detection circuit 16.
次に本発明の一実施例の動作について、第１図
と第２図を参考にしながら説明する。 Next, the operation of one embodiment of the present invention will be described with reference to FIGS. 1 and 2.
ランモードではSCLR１０によりクリアされる
とTESTA３の出力は０になり続ける。従つて
TESTB４の出力は０のままになり、NOT回路
６の出力は１になり続ける。そこでAND回路５
の出力であるCLOCKB９には、クロツク発生回
路２の出力がそのまま出力する。また、図示して
はいないがモードフリツプフロツプ１７もクリア
され、ランモードを示している。 In run mode, the output of TESTA3 continues to be 0 when cleared by SCLR10. Accordingly
The output of TESTB4 remains 0, and the output of NOT circuit 6 continues to be 1. Therefore, AND circuit 5
The output of the clock generation circuit 2 is directly outputted to CLOCKB9. Although not shown, the mode flip-flop 17 is also cleared, indicating the run mode.
一方、テストを開始させるため、C0サイクル
からC1サイクルにかけてテスト開始パルスを発
生させる（このパルスはCLOCKA８とは非同期
である）。このパルスをTESTA３のクロツク端
子に送ると、TESTA３はパルスの立下りで１に
なる。すると、C1サイクル最後でTESTB４の出
力は１になり、AND回路５の一方の入力は０に
なる。またこの時、TESTA３はOR回路７の出
力が１になるのでクリアされて０になる。
TESTB４はC2サイクルの間１になり、その最後
で再び０になる。従つてAND回路５の出力であ
る被テスト集積回路１のクロツクCLOCKB９は
C2サイクルの間０になり続ける。つまり、C2＋
C3の時間が１サイクルとなる。こうして、１サ
イクルタイムの値を変動させることができる。 On the other hand, in order to start the test, a test start pulse is generated from the C0 cycle to the C1 cycle (this pulse is asynchronous with CLOCKA8). When this pulse is sent to the clock terminal of TESTA3, TESTA3 becomes 1 at the falling edge of the pulse. Then, at the end of the C1 cycle, the output of TESTB4 becomes 1, and one input of AND circuit 5 becomes 0. Also, at this time, since the output of the OR circuit 7 becomes 1, TESTA3 is cleared and becomes 0.
TESTB4 goes to 1 during the C2 cycle and goes to 0 again at the end of it. Therefore, the clock CLOCKB9 of the integrated circuit under test 1, which is the output of the AND circuit 5, is
It continues to become 0 during the C2 cycle. In other words, C2+
The time of C3 is one cycle. In this way, the value of one cycle time can be varied.
次に、被テスト集積回路１の内部の動作につい
て第３図を参考にしながら説明する。本実施例で
はテストクロツク発振回路１１はCLOCKA８の
４倍で発振しているとする。 Next, the internal operation of the integrated circuit under test 1 will be explained with reference to FIG. In this embodiment, it is assumed that the test clock oscillation circuit 11 oscillates at four times the frequency of CLOCKA8.
C0サイクルでは第１のアツプカウンタ１３１
が動作しているとすると、サイクルの終了時に第
１の記憶回路１４１に４が入る。 In the C0 cycle, the first up counter 131
is operating, 4 is entered in the first storage circuit 141 at the end of the cycle.
C1サイクルでは第２のアツプカウンレ１３２
が動作し、サイクル終了時に第２の記憶回路１４
２に４が入る。C0サイクルとC1サイクルではサ
イクルタイムは同じなので、引算回路１５の出力
値は０になり、変動検出回路１６は０のままであ
り、モードフリツプフロツプ１７を反転させるに
はいたらない。 In the C1 cycle, the second upkaunle 132
operates, and at the end of the cycle the second memory circuit 14
4 goes into 2. Since the cycle times are the same in the C0 cycle and the C1 cycle, the output value of the subtraction circuit 15 becomes 0, the fluctuation detection circuit 16 remains at 0, and the mode flip-flop 17 is not inverted.
次にC2サイクルではCLOCKB９は０のままで
ある。従つて、反転回路１２は１のままになり、
第１のアツプカウンタ１３１は動作し続ける。こ
れはC3サイクルの最後まで続く。この結果、第
１のアツプカウンタ１３１は８になる。そして、
C3サイクルの終了時に、その値が第１の記憶回
路１４１に入る。すると、引算回路１５の出力は
４になり、変動検出回路１６が変動を検出して出
力を１にする。 Next, in the C2 cycle, CLOCKB9 remains 0. Therefore, the inverting circuit 12 remains at 1,
The first up counter 131 continues to operate. This continues until the end of the C3 cycle. As a result, the first up counter 131 becomes eight. and,
At the end of the C3 cycle, the value enters the first storage circuit 141. Then, the output of the subtraction circuit 15 becomes 4, and the fluctuation detection circuit 16 detects the fluctuation and sets the output to 1.
なお、この直後のC4サイクル（図示はしてい
ない）では第２の記憶回路１４１の値（C4サイ
クル値＝４）と第１の記憶回路１４１の値（C2
サイクル＋C3サイクル＝８）とで引算回路１５
の出力は４のままである。従つて、変動検出回路
１６は１になつている。 In addition, in the C4 cycle (not shown) immediately after this, the value of the second memory circuit 141 (C4 cycle value = 4) and the value of the first memory circuit 141 (C2
cycle + C3 cycle = 8) and subtraction circuit 15
The output of remains 4. Therefore, the fluctuation detection circuit 16 is set to 1.
その次のC5サイクルでは第１の記憶回路１４
１の値（C5サイクル＝４）と第２の記憶回路１
４２の値（C4サイクル＝４）とが等しいので、
変動検出回路１６は０になる。こうして、モード
フリツプフロツプ１７を反転してテストモードに
入る。テストの終了はテスト開始時と同様な処理
をすればよい。つまり、全てのテストが終了した
ところでクロツクを一発以上抜くことにより、変
動検出回路１６の出力に２サイクルに渡るパルス
を発生させる。このパルスでモードフリツプフロ
ツプ１７は再び反転して０になり、ランモードに
入る。 In the next C5 cycle, the first memory circuit 14
1 value (C5 cycle = 4) and second memory circuit 1
Since the value of 42 (C4 cycle = 4) is equal,
The fluctuation detection circuit 16 becomes 0. In this way, the mode flip-flop 17 is inverted and the test mode is entered. To end the test, the same process as at the beginning of the test may be performed. That is, by removing the clock once or more after all tests are completed, two cycles of pulses are generated at the output of the fluctuation detection circuit 16. This pulse inverts the mode flip-flop 17 again to 0 and enters the run mode.
上記の実施例では第１図の一実施例で１サイク
ルタイムを倍の遅さにしたが、数倍の遅さにして
も良いし逆に早くしても良い。 In the embodiment described above, one cycle time is made twice as slow in the embodiment shown in FIG. 1, but it may be made several times slower, or conversely, it may be made faster.
上記実施例によれば、集積回路の動作周波数と
は無関係に、サイクルタイムを若干変動すれば良
い。つまり、最低周波数が無限に遅いような集積
回路でも実施できる。 According to the above embodiment, it is sufficient to slightly vary the cycle time regardless of the operating frequency of the integrated circuit. In other words, it can be implemented even in an integrated circuit whose lowest frequency is infinitely slow.
本発明の実施による回路の増加は被テスト集積
回路１の内部に於いては微々たるものであり、全
体のゲート数に比べれば無視できる量である。 The increase in the number of circuits due to implementation of the present invention is insignificant within the integrated circuit under test 1, and is negligible compared to the total number of gates.
第１図は外部クロツク発生部を示す図、第２図
は第１図のタイミングチヤート、第３図は本発明
の一実施例を示す図である。
１…被テストIC、２…発振回路、１１…テス
トクロツク発振回路、１２…反転回路、１３１，
１３２…第１、第２のアツプカウンタ、１４１，
１４２…第１、第２のレジスタ、１５…引算回
路、１６…変動検出回路、１７…モードフリツプ
フロツプ。
FIG. 1 is a diagram showing an external clock generator, FIG. 2 is a timing chart of FIG. 1, and FIG. 3 is a diagram showing an embodiment of the present invention. 1... IC under test, 2... Oscillation circuit, 11... Test clock oscillation circuit, 12... Inverting circuit, 131,
132...first and second up counters, 141,
142...first and second registers, 15...subtraction circuit, 16...fluctuation detection circuit, 17...mode flip-flop.
Claims (1)
ロツクの１サイクルタイムを計測する計測手段
と、 この計測手段により計測された１サイクルタイ
ムを記憶する記憶手段と、 前記計測手段により計測された１サイクルタイ
ムと、その直前に計測され前記記憶手段に記憶さ
れた１サイクルタイムとの差を引算により求める
ことにより、前記クロツクの１サイクルタイムの
時間的変動を検出する検出手段と、 この検出手段により検出された１サイクルタイ
ムの時間的変動が所定の範囲を越えたときに、前
記ランモードからテストを行うテストモードにモ
ードを変換する変換手段とを備えたことを特徴と
する集積回路。 ２ 前記計測手段は、 前記クロツクより倍以上高速な発振周波数を有
する発振手段を備え、 前記１サイクルタイムにおける前記発振手段の
発振数を前記１サイクルタイムとして計測するこ
とを特徴とする特許請求の範囲第１項記載の集積
回路。[Scope of Claims] 1. Measuring means for measuring one cycle time of a single clock externally supplied during run mode; Storage means for storing one cycle time measured by this measuring means; and said measuring means. Detection for detecting temporal fluctuations in one cycle time of the clock by subtracting the difference between one cycle time measured by the means and one cycle time measured immediately before and stored in the storage means. and converting means for converting the mode from the run mode to a test mode for performing a test when the temporal variation in one cycle time detected by the detecting means exceeds a predetermined range. integrated circuit. 2. Claims characterized in that the measuring means includes: an oscillating means having an oscillation frequency that is more than twice as fast as the clock, and measures the number of oscillations of the oscillating means in one cycle time as the one cycle time. The integrated circuit according to item 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57194647A JPS5984537A (en) | 1982-11-08 | 1982-11-08 | Integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57194647A JPS5984537A (en) | 1982-11-08 | 1982-11-08 | Integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5984537A JPS5984537A (en) | 1984-05-16 |
| JPH0475661B2 true JPH0475661B2 (en) | 1992-12-01 |
Family
ID=16327984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57194647A Granted JPS5984537A (en) | 1982-11-08 | 1982-11-08 | Integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5984537A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62265737A (en) * | 1986-05-13 | 1987-11-18 | Nec Corp | Semiconductor integrated circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4984793A (en) * | 1972-12-22 | 1974-08-14 | ||
| JPS57111714A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Integrated circuit |
-
1982
- 1982-11-08 JP JP57194647A patent/JPS5984537A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4984793A (en) * | 1972-12-22 | 1974-08-14 | ||
| JPS57111714A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5984537A (en) | 1984-05-16 |
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