JP2943307B2 - Semiconductor integrated circuit - Google Patents
Semiconductor integrated circuitInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特に高速試験のため
の試験用回路を内蔵する半導体集積回路に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit, and more particularly, to a semiconductor integrated circuit having a built-in test circuit for a high-speed test.
従来の半導体集積回路の試験回路はスキャンパス回路
等のように内部回路の故障検出率をあげるための回路が
主であり、高速の試験をするための試験回路としてはイ
ンバータを縦続接続したリング発振器あるいはLSIテス
タで試験が容易なように半導体集積回路の出力段の直前
にリタイミングのためのＤタイプフリップフロップを挿
入することで出力遅延時間を短くした回路がある。Conventional test circuits for semiconductor integrated circuits are mainly circuits for increasing the failure detection rate of internal circuits like scan path circuits, etc. Ring oscillators with inverters connected in cascade are used as test circuits for high-speed testing. Alternatively, there is a circuit in which an output delay time is shortened by inserting a D-type flip-flop for retiming immediately before an output stage of a semiconductor integrated circuit so that a test can be easily performed by an LSI tester.
リング発振器による高速動作試験はその発振周波数を
直接，あるいは分周した結果を測定し、その周波数によ
って同一チップ上あるいは同一ウェハ上にある実際の回
路の動作速度を推定するものである。In the high-speed operation test using a ring oscillator, a result obtained by directly or dividing the oscillation frequency is measured, and the operation speed of an actual circuit on the same chip or the same wafer is estimated based on the frequency.
発振周波数を測定せず実際にLSIの動作速度を測定す
る場合はLSIテスタを用い、回路動作上速度的にきびし
い試験パタンを被測定半導体集積回路に入力して出力さ
れた結果を期待値と照合することによっておこなわれて
いる。When actually measuring the operating speed of an LSI without measuring the oscillation frequency, use an LSI tester to input a test pattern that is strict in terms of circuit operation into the semiconductor integrated circuit under test, and compare the output with the expected value. It is done by doing.
この際、半導体集積回路の出力の直前にリタイミング
のためフリップフロップを挿入し出力遅延時間を短くす
ることである程度高速の試験をおこなうことができる。In this case, a high-speed test can be performed to some extent by inserting a flip-flop for retiming immediately before the output of the semiconductor integrated circuit to shorten the output delay time.
この従来半導体集積回路は、リング発振器を用いた高
速動作試験をする場合は、半導体集積回路の動作上、速
度的にきびしい個所について直接試験をおこなっている
わけではなく、特に動作速度に十分なマージンがない場
合に有効な選別手段とならないという問題点があった。In this conventional semiconductor integrated circuit, when a high-speed operation test using a ring oscillator is performed, a test is not directly performed on a location where the speed is severe in terms of the operation of the semiconductor integrated circuit. There is a problem that if there is no such information, it will not be an effective sorting means.
LSIテスタを用いて動作速度の試験をおこなう場合
は、基本的にはLSIテスタは試験する半導体集積回路の
動作速度以上の試験速度を持つことが必要である。When an operation speed test is performed using an LSI tester, the LSI tester basically needs to have a test speed higher than the operation speed of the semiconductor integrated circuit to be tested.
近年、半導体集積回路の動作速度が高速になっており
CMOS型半導体集積回路においても数十MHzを越えるもの
があり、これに対応するためのLSIテスタは非常に高価
であること、また試験パタンの発生および期待値照合の
際のスキュー調整等のメンテナンスに膨大な工数が必要
となり現実的ではない。In recent years, the operating speed of semiconductor integrated circuits has become faster.
Some CMOS-type semiconductor integrated circuits exceed tens of MHz, and LSI testers for this purpose are very expensive, and are required for maintenance such as test pattern generation and skew adjustment at the time of expected value comparison. It requires a lot of man-hours and is not realistic.
本発明の半導体集積回路は、試験用のクロック入力
と、該クロックにより駆動されるトグルフリップフロッ
プと、試験用のカウンタと、該カウンタの出力を半導体
集積回路の外部でモニタするための出力端子を有し、第
１のＤタイプフリップフロップのデータ出力と第２のＤ
タイプフリップフロップのデータ入力との間にゲート回
路が挿入された構成をとる回路において、第１の切換え
回路を介して前記試験用のクロックが前記第１および第
２のＤタイプフリップフロップに供給され、第１のＤタ
イプフリップフロップのデータ入力に第２の切換え回路
を介して前記トグルフリップフロップの出力が接続さ
れ、前記第２のＤタイプフリップフロップの出力に前記
試験用のカウンタのトリガ入力端子が接続されている。The semiconductor integrated circuit of the present invention includes a test clock input, a toggle flip-flop driven by the clock, a test counter, and an output terminal for monitoring the output of the counter outside the semiconductor integrated circuit. A data output of a first D-type flip-flop and a second D-type flip-flop.
In a circuit having a configuration in which a gate circuit is inserted between the gate and a data input of a type flip-flop, the test clock is supplied to the first and second D-type flip-flops via a first switching circuit. The output of the toggle flip-flop is connected to the data input of the first D-type flip-flop via a second switching circuit, and the trigger input terminal of the test counter is connected to the output of the second D-type flip-flop. Is connected.
次に本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図は本発明の第１の実施例のブロック図である。 FIG. 1 is a block diagram of a first embodiment of the present invention.
試験用クロック入力１は入力バッファ１の10を介して
切換え回路１の２およびトグルフリップフロップ３のト
リガ入力端子Ｔに接続されている。The test clock input 1 is connected via the input buffer 10 to the switching circuit 2 and the trigger input terminal T of the toggle flip-flop 3.
切換え回路１はクロック入力端子11,入力バッファ２
の12を介して入力される通常動作用のクロックと試験用
クロックを切換え、第１のＤタイプフリップフロップ５
および第２のＤタイプフリップフロップ７に供給する。The switching circuit 1 has a clock input terminal 11 and an input buffer 2
, A normal operation clock and a test clock input through the first D-type flip-flop 5.
And the second D-type flip-flop 7.
トグルフリップフロップ３の出力は切換え回路４を介
して第１のＤタイプフリップフロップ５のデータ入力に
接続される。The output of the toggle flip-flop 3 is connected to the data input of the first D-type flip-flop 5 via the switching circuit 4.
第１のＤタイプフリップフロップ５のＱ出力からゲー
ト回路６を介して第２のＤタイプフリップフロップ７の
データ入力へ至る経路は回路動作上動作速度が問題とな
る個所である。The path from the Q output of the first D-type flip-flop 5 to the data input of the second D-type flip-flop 7 via the gate circuit 6 is where the operation speed becomes a problem in circuit operation.
第２のＤタイプフリップフロップ７のＱ出力は内部回
路に接続されるとともに試験用カウンタ８のトリガ端子
Ｔに入力される。The Q output of the second D-type flip-flop 7 is connected to the internal circuit and is input to the trigger terminal T of the test counter 8.
試験用カウンタ８の計数結果は出力バッファ13,モニ
タ端子９を用いて外部からモニタすることができる。The count result of the test counter 8 can be externally monitored using the output buffer 13 and the monitor terminal 9.
この試験回路を有する半導体集積回路を試験する際、
まず通常の状態でLSIテスタより試験パタンを印加し第
１のＤタイプフリップフロップ５の出力がゲート回路６
を通じて第２のＤタイプフリップフロップ７の入力に伝
搬するようにゲート回路６への入力値を設定する。When testing a semiconductor integrated circuit having this test circuit,
First, a test pattern is applied from the LSI tester in a normal state, and the output of the first D-type flip-flop 5
The input value to the gate circuit 6 is set so as to propagate to the input of the second D-type flip-flop 7 through.
ついで切換え回路２を試験状態に設定し所望の周波数
の試験用クロックを入力する。所定数の試験用クロック
を入力後試験用カウンタ８の計数出力をモニタすること
で被試験回路が所望の周波数で動作可能かどうか判断す
ることができる。Next, the switching circuit 2 is set to a test state, and a test clock having a desired frequency is input. By monitoring the count output of the test counter 8 after inputting a predetermined number of test clocks, it can be determined whether the circuit under test can operate at a desired frequency.
第２図は本発明の第２の実施例の一部ブロック図であ
る。第１の実施例で示す第１のＤタイプフリップフロッ
プ5,ゲート回路6,第２のＤタイプフリップフロップ７の
かわりに第２図に示すように第１〜第（ｎ＋１）のＤタ
イプフリップフロップ71およびゲート回路１の61〜ゲー
ト回路ｎの62からなる構成の場合においても、第１図と
同様な試験回路により動作速度を測定することができ
る。FIG. 2 is a partial block diagram of a second embodiment of the present invention. Instead of the first D-type flip-flop 5, the gate circuit 6, and the second D-type flip-flop 7 shown in the first embodiment, first to (n + 1) -th D-type flip-flops as shown in FIG. Also in the case of the configuration composed of 71 and 61 of the gate circuit 1 to 62 of the gate circuit n, the operation speed can be measured by a test circuit similar to FIG.
以上説明したように本発明は、トグルフリップフロッ
プ，試験用クロック端子，試験用カウンタ，その計数出
力のモニタ端子を通常の半導体集積回路に付加すること
により、LSIテスタで測定が容易でない周波数帯域で動
作する半導体集積回路の高速動作試験を容易に行なうこ
とができる。As described above, according to the present invention, a toggle flip-flop, a test clock terminal, a test counter, and a monitor terminal for counting the output are added to a normal semiconductor integrated circuit, so that the measurement can be performed in a frequency band where measurement by an LSI tester is not easy. A high-speed operation test of an operating semiconductor integrated circuit can be easily performed.
またその際必要となるAC入力は試験クロック１本であ
るためスキュー等の調整は必要なく、また試験用カウン
タの出力はクロックを入力しなければそのまま保持して
いるため期待値照合回路に関しても高速動作が必要ない
という利点がある。The AC input required at this time is only one test clock, so there is no need to adjust skew, etc. Also, the output of the test counter is kept as it is if no clock is input, so the expected value matching circuit is also fast. There is an advantage that no operation is required.
第１図は本発明の第１の実施例のブロック図、第２図は
本発明の第２の実施例の一部ブロック図である。 １……試験用クロック入力、２……切換え回路１、３…
…トグルフリップフロップ、４……切換え回路２、５…
…第１のＤタイプフリップフロップ、６……ゲート回
路、61……ゲート回路１、62……ゲート回路ｎ、７……
第２のＤタイプフリップフロップ、71……第（ｎ＋１）
のＤタイプフリップフロップ、８……試験用カウンタ、
９……モニタ端子、10……入力バッファ１、11……クロ
ック入力端子、12……入力バッファ２、13……出力バッ
ファ。FIG. 1 is a block diagram of a first embodiment of the present invention, and FIG. 2 is a partial block diagram of a second embodiment of the present invention. 1 ... Test clock input, 2 ... Switching circuit 1, 3 ...
... Toggle flip-flop, 4 ... Switching circuits 2, 5, ...
... First D-type flip-flop, 6... Gate circuit, 61... Gate circuit 1, 62... Gate circuit n, 7.
Second D-type flip-flop, 71... (N + 1)
D-type flip-flop, 8 …… Test counter,
9 monitor terminal, 10 input buffer 1, 11 clock input terminal, 12 input buffer 2, 13 output buffer.
Claims (1)
り駆動されるトグルフリップフロップと、試験用のカウ
ンタと、該カウンタの出力を半導体集積回路の外部でモ
ニタするための出力端子を有し、第１のＤタイプフリッ
プフロップのデータ出力と第２のＤタイプフリップフロ
ップのデータ入力との間にゲート回路が挿入された構成
をとる回路において、第１の切換え回路を介して前記試
験用のクロックが前記第１および第２のＤタイプフリッ
プフロップに供給され、前記第１のＤタイプフリップフ
ロップのデータ入力に第２の切換え回路を介して前記ト
グルフリップフロップの出力が接続され、前記第２のＤ
タイプフリップフロップの出力に前記試験用のカウンタ
のトリガ入力端子が接続されていることを特徴とする半
導体集積回路。A clock input for testing, a toggle flip-flop driven by the clock, a counter for testing, and an output terminal for monitoring the output of the counter outside the semiconductor integrated circuit; In a circuit having a configuration in which a gate circuit is inserted between a data output of a first D-type flip-flop and a data input of a second D-type flip-flop, the test clock is supplied via a first switching circuit. Is supplied to the first and second D-type flip-flops, and the data input of the first D-type flip-flop is connected to the output of the toggle flip-flop via a second switching circuit. D
A semiconductor integrated circuit, wherein a trigger input terminal of the test counter is connected to an output of a type flip-flop.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2280382A JP2943307B2 (en) | 1990-10-18 | 1990-10-18 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2280382A JP2943307B2 (en) | 1990-10-18 | 1990-10-18 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04155279A JPH04155279A (en) | 1992-05-28 |
| JP2943307B2 true JP2943307B2 (en) | 1999-08-30 |
Family
ID=17624243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2280382A Expired - Lifetime JP2943307B2 (en) | 1990-10-18 | 1990-10-18 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2943307B2 (en) |
-
1990
- 1990-10-18 JP JP2280382A patent/JP2943307B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04155279A (en) | 1992-05-28 |
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