JPS5981751A - Acquisition control system for access of shared resources - Google Patents

Abstract

PURPOSE:To improve the processing capability regarding the access of a shared bus and to realize a system having versatility by informing with display the presence of a processor to receive the next access to other processors in the conflicting state of access requests for the shared bus access. CONSTITUTION:Whether the next processor to give an access to a shared bus 1 is determined or not is informed with display to other processors via a signal line BUSY1. For instance, a processor 4 transmits a shared bus access request signal REQ4 and a request information signal REQ4' while a processor 3 has an access to the shared bus. Thus a bus arbiter 2 sends a bus access permission signal ACK4 back to the processor 4. A bus control circuit 40 of the processor 4 turns on the line BUSY1 and monitors a display signal line BUSY0 which is turned on. The line BUSY0 is turned on when it is turned off. Then a wait signal WAIT4 is released, and the line BUSY1 is turned off to start an access of the bus 1.

Description

【発明の詳細な説明】 発明の技術分野 本発明はマルチプロセッサ禍成の情報処理装置における
共有資源アクセス権獲得制御方式に関するものである。DETAILED DESCRIPTION OF THE INVENTION Technical Field of the Invention The present invention relates to a shared resource access right acquisition control system in an information processing apparatus with multiprocessor configuration.

技術の背景 この種技術のアクセス競合となる共鳴資源としテ共肩ハ
ス結合方式のマルチプロセッサシステムにおける単一バ
スを例にとって説明する。2. Background of the Technology A single bus in a multiprocessor system using a helical connection system will be described as an example of a resonant resource that causes access contention in this type of technology.

マルチプロセッサシステムの栴成は従来から種々の方式
が考えられている。なかでも共有バスで相互に結合され
るマルチプロセッサ栴成は、通常のシングルプロセッサ
のＣＰＵバスにアービタ用の制御ラインが付加された密
結合のマルチプロセッサ方式の一種でｓｂ、システムの
拡張性は非常に大きく、複数のプロセッサを接ｈシする
コストは低く、プロセッサ間の通信線高速で行うことが
口Ｊ能であシ、また負荷分散、払能分散のどちらでも自
由に設定可能である等の特徴を有し、マルチマイクロプ
ロセッサの結合方式として最も多く採用されている。一
方複数のプロセッサに対し、共有バスはシステム内にお
ける唯一の資源であシプロセッサからのアクセス競合の
対象となる。共鳴バスアクセス競合を減少させる方法と
しでは各プロセッサ毎にプライベートメモリを設ける方
法やその他種々の方法が考えられている。Various methods have been considered for establishing a multiprocessor system. Among these, multiprocessor systems that are interconnected by a shared bus are a type of tightly coupled multiprocessor system in which an arbiter control line is added to the CPU bus of a normal single processor.SB, the system is highly expandable. The cost of connecting multiple processors is low, the communication lines between processors can be performed at high speed, and it is possible to freely set either load distribution or power distribution. It has the following characteristics and is the most commonly used method for connecting multiple microprocessors. On the other hand, for multiple processors, the shared bus is the only resource in the system and is subject to access contention from the processors. As a method for reducing resonance bus access contention, methods such as providing a private memory for each processor and various other methods have been considered.

従来技術と問題点 従来の各プロセッサ毎にフライベートメモリを設けて共
有バスアクセス競合の調停動作を行う調停回路を減少さ
せる方法としてｔＪ、、各プロセッサに設けたプライベ
ートメモリのみでは、プロセッサ間の通信においてデー
タ転送を行うだめのハードウェアおよびプロセッサ間通
ｆ１のだめの複釉なプロトコルが必要であシ、バス結合
形のマルチプロセッサには適していない。そこで各プロ
セッサからアクセス可能な共有メモリを設け、プロセッ
サ間のイベントの交換、データの転送を行う方式が採ら
れる。しかし、共有メモリ上のプログラムを複数プロセ
ッサが実行する負荷分散方式を適用すると、共有バスア
クセス頻度が増大し、それに伺随し共有バスアクセス権
の切替えが頻繁に発生する。共鳴バスアクセス権の獲得
方式の最も単純なものは共有バスアクセス要求を持つプ
ロセッサが他のプロセッサをホールド状態にし、一時、
他プロセツサからの共有バスアクセス要求をすべて抑え
る方式がある。この方式では、他プロセツサに対しホー
ルド要求を出し、すべてのプロセッサからそのアクノリ
ッジ（応答）を受は取った時点から共有バスアクセスが
可能になるが、他プロセツサのマシンサイクルは一般に
は一致しておらず、従ってホールドのアクノリッジを全
て受りるまで時間がかかる欠点がある。またプライベー
トメモリを各プロセッサが持つシステムで１１他のプロ
セッサからのホールド指示によシ、プライベートメモリ
上で走行するプログラムの実行も抑止されるのでシステ
ムのスループットは著しく低下する欠点がある。Prior Art and Problems A conventional method of reducing the number of arbitration circuits that arbitrates shared bus access conflicts by providing a flybate memory for each processor is tJ.With only the private memory provided for each processor, it is difficult to communicate between processors. It requires hardware for data transfer and a complex protocol for communication between processors f1, and is not suitable for bus-coupled multiprocessors. Therefore, a method is adopted in which a shared memory that can be accessed by each processor is provided to exchange events and transfer data between the processors. However, when a load distribution method is applied in which a plurality of processors execute a program on a shared memory, the frequency of access to the shared bus increases, resulting in frequent switching of shared bus access rights. The simplest method for acquiring resonant bus access rights is that a processor with a shared bus access request puts other processors in a hold state and temporarily
There is a method to suppress all shared bus access requests from other processors. In this method, a hold request is issued to other processors, and shared bus access is possible from the moment an acknowledge (response) is received from all processors, but the machine cycles of other processors generally do not coincide. Therefore, there is a drawback that it takes time to receive all hold acknowledgments. Furthermore, in a system where each processor has a private memory, execution of a program running on the private memory is also inhibited in response to a hold instruction from another processor, resulting in a significant drop in system throughput.

この問題を解決するため、各プロセッサからのバスアク
セス要求を１個のバスアービタに集め、該バスアービタ
がバスアクセス許可を出すプロセッサを決め、該プロセ
ッサにバスアクセスＷ「再通知を出し、該プロセッサは
該アクセス許可通知を受は取った後に初めて共有バスの
アクセスを行う方式が一般に用いられている。この方式
社告プロセッサのクロックおよびバスアービタの制御ク
ロックを同期させる同期方式と、各プロセッサおよびバ
スアービタの制御クロックそれぞれか独立した非同期方
式に大別される。−Ｊ助力式はバスアクセス権の切替に
要するロスタイムが比較的少ないが、ハードウェアが多
いこと、またシステムの融通性を確保することは同期ク
ロックのマージンを大きく設定する必要がちシ、そのた
めには高速の同期クロックを採用するととｔＪ、　難し
くシステム主体のスループットを低下させる原因となる
。これに対し非同期方式は、実現のためのノ・−ドウエ
アか少なく、各プロセッサクロックは非同期なので高速
クロックが実現でき、更にバスアービタの制御クロック
を高速にすることでバスアクセス権切替のアルゴリズム
を実現するに要するロスタイムを少なくすることが可能
である。In order to solve this problem, bus access requests from each processor are collected in one bus arbiter, the bus arbiter decides which processor should be granted permission to access the bus, and issues a bus access W' re-notification to the processor. Generally, a method is used in which the shared bus is accessed only after receiving an access permission notification.This method involves a synchronization method that synchronizes the processor clock and the bus arbiter's control clock, and a synchronization method that synchronizes the control clock of each processor and bus arbiter. The J-assisted method requires relatively little loss time for switching bus access rights, but requires a large amount of hardware, and ensuring system flexibility requires a synchronous clock margin. To achieve this, it is necessary to set a large value to a large value, and using a high-speed synchronous clock is difficult and causes a decrease in system-based throughput.On the other hand, asynchronous methods require less hardware to implement. Since each processor clock is asynchronous, a high-speed clock can be realized, and by increasing the speed of the control clock of the bus arbiter, it is possible to reduce the loss time required to realize the bus access right switching algorithm.

第１図は共有バス結合形のマルチプロセッサシスデムの
構成例である。（たとえばＡＣＭ　Ｃｏｔｒｔｐｕｔｉ
ｎｇＳｕｒｖｅｙｓ　Ｖｏｌ、９．Ｎｏ、Ｉ　Ｍａｒｃ
ｈ　１９７７　ｐ、１０ろ／１２９）　１は共鳴バス、
２はバスアービタ、３，４．５，６１ｉ、７’ロセツサ
、７は共鳴メモリでプロセッサ３，４，５．６から共有
バス１を介してアクセス可能である。FIG. 1 shows an example of the configuration of a shared bus-coupled multiprocessor system. (For example, ACM Cotrputi
ngSurveys Vol, 9. No, I Marc
h 1977 p, 10ro/129) 1 is resonance bus,
2 is a bus arbiter; 3, 4.5, 61i, 7' is a processor; 7 is a resonant memory which can be accessed from the processors 3, 4, 5.6 via the shared bus 1;

各プロセッサ５．４，５．６からの共有バスアクセス要
求はバスアービタ２に集められ、次にノ（スアクセスを
許可するプロセッサが選択され該プロセッサにその旨が
通知される。Shared bus access requests from each processor 5.4, 5.6 are collected in the bus arbiter 2, which then selects a processor to be granted access to the bus and notifies that processor.

第１図の構成を実現する具体的−例として第２図に示す
構成が考えられる。１，２については第１図に示すもの
と同様である。３０，４０．５０は第１図に示すプロセ
ッサ５，４．５の）くス制御部である。As a specific example of realizing the configuration shown in FIG. 1, the configuration shown in FIG. 2 can be considered. 1 and 2 are the same as those shown in FIG. Reference numerals 30, 40, and 50 are control units of the processors 5, 4.5 shown in FIG.

ＲＥＱ３．ＲＥＱ４．ＲＥＱ５はプロセッサ３，４．５
　（第１図に示す）において発生ずる共有バスアクセス
莢求１日号、ＲＥＱ５　’　、Ｉ？ＥＱ４　’　、ＲＥ
Ｑ５　’はプロセッサ３．４．５のバス制御部３０，４
０．５０からバスアービタ２に出力される共有バスアク
セス要求通知信号、ＡＣＫ６．　ＡＣＫ４　。REQ3. REQ4. REQ5 is processor 3,4.5
Shared bus access request (shown in Figure 1) occurs on the 1st day, REQ5', I? EQ4', RE
Q5' is the bus control unit 30, 4 of the processor 3.4.5.
A shared bus access request notification signal output from 0.50 to the bus arbiter 2, ACK6. ACK4.

ｘＫ５　ｉ、Ｌバスアービタ２がプロセッサ３，４．５
に共有バス１のアクセス許可を通知する許可信号、ＩＦ
ＡＩＴ５　、ＷＡＩＴ４　、ＷＡＩＴ５はプ０−１＝ツ
ザ３，４．５が共鳴バスアクセス権切替号ＲＥＱ３．Ｒ
ＥＱ４　、ＲＥＱ５を送出してから許可信号ＡＣＫ５　
、　ＡＣＫ４あるいはＡＣＫ　５　を受信するまでプロ
セッサを待たぜる１Ｉ７Ａ　Ｉ　Ｔ　信号、ＢＵＳＹＯ
はオン状態で共鳴バス１をアクセス中であることを、オ
フ状態で共有バス１かアクセスされていないことを示す
表示１１号線である。ｉｉｌ＋作としてｅま、例えばプ
ロセッサ３の共有バスアクセス要求通知信号ＲＨＱ５’
はアービタ２に通知され、アービタ２は共有バス１の使
用状況を基にプロセッサ３にＷ；可信号ＡＣＫ３を送出
する。Ｗ［可信号ＡＣＫ６　を受１ａしたプロセッサ６
は表示１１号線ＢＵＳＹＯを監視し、オフ状態を検出し
た時点で表示信号線ＥＵＳＹ　Ｏをオン状態として共有
バス１のアクセスを開始する。xK5 i, L bus arbiter 2 is processor 3,4.5
A permission signal, IF, that notifies access permission of shared bus 1 to
AIT5, WAIT4, and WAIT5 have the resonant bus access right switching number REQ3. R
After sending EQ4 and REQ5, the permission signal ACK5 is sent.
, 1I7A I T signal, BUSYO, which causes the processor to wait until it receives ACK4 or ACK5.
is display line 11 which indicates that the resonance bus 1 is being accessed in the on state and indicates that the shared bus 1 is not being accessed in the off state. For example, the processor 3's shared bus access request notification signal RHQ5'
is notified to the arbiter 2, and the arbiter 2 sends a W;signal ACK3 to the processor 3 based on the usage status of the shared bus 1. Processor 6 that received W[signal ACK6 1a
monitors the display line 11 BUSYO, and when it detects the off state, turns on the display signal line EUSYO and starts accessing the shared bus 1.

第〜６図Ｆｉ第２図の動作を説明するタイミングチャー
トである。ｔｉ＋　、・・・・・・、ｔｉ、。はプロセ
ッサ５の内部クロックＣＬＫ５のあるサンプル点、ｔ、
１．・・・・・・、　ｔｊ。Figures 6 to 6 are timing charts for explaining the operation of Figure 2. ti+,...,ti,. is a sample point of the internal clock CLK5 of the processor 5, t,
1. ......, tj.

はプロセッサ４の内部クロックＣＬＫ４のあるサンプル
点、ＢＣＬＫはバスアービタ２の）くスフロックであり
、ｔｏ、・・・・・・、ｔｌ、は該バスクロックＥＣＬ
Ｋのおるタイミングである。この動作は、まずいずれの
プロセッサも共有バスをアクセス中でないときにプロセ
ッサ３の共働バスアクセス要求悄号ＲＨＱ３カ内部クロ
ックＣＬＫ６のｔ□のタイミングで発生し、パスクロッ
クＥＣＬＫのｔ。のタイミングで共有バスアクセス要求
通知信号ＲＥＱ５’としてアービタ２に通知され、それ
に対する許可信号ＡＣＫ５はノ（スフロックＢＣＬＫの
ｔｌのタイミングでプロセッサ５に通知される。プロセ
ッサ３は許可１６号ＡＣＫ３を受信した後、表示信号線
ＢＵＳＹＯがオフ状態であることを認識し、パスクロッ
クＢＣＬＫのｔ、のタイミングでバスをアクセスするこ
とを他のプロセッサにｊｆｆ唱知するため表示信号線Ｅ
ＵＳＹＯをオン状態とし、同時にプロセッサ３に出され
ていたｌｒ’ＡＩＴ信号ＷＡＩＴ６をオフ状態にする制
御を行う。しかし、実際にＷＡＩＴ伯号ｒ信号ＡＩＴ５
がオフ状態になるのは内部クロックＣＬＫ５のｔｔ４の
タイミングであるので、プロセッサ６が共鳴バスアクセ
ス安来１１号ＲＥＱ　５を送出したｔｔ、？７）タイミ
ングからｔｉ４　のタイミングまで６タイミングの間は
バスアクセス切替えのために費やされることになる。１
同様にプロセッサ４の内部クロックＣＬＫ４のｔｌ６の
タイミングで共有バスアクセス要求慣号ＲＥＱ４をプロ
セッサ４か送出して実際にプロセッサ４が共有ノくス１
をアクセスできるまでには同じくｔ　からも、の３タイ
ミノ６ ング費やされる。（第３図の斜線部） ところで、このようなバス切替方式のシステムにおいて
、複数のプロセッサか共鳴ノ（スアクセス要求匍号を出
しておυ、プロセッサ間の共有）４スアクセス要求１ｈ
号に刻するフライオリティはなく、共有バスアクセス中
のプロセッサを最も低いフライオリティで１回、のバス
アクセス権放棄後は必ず次に再びアクセス権が戻るよう
な場合で、例えはメモリ間でのデータ転送を行う命令を
実イラする馬合で、該命令が５ワード命令であるとする
と、該命令実行のために命令フェッチ、第１オペランド
のフェッチ、第２オペランドの７エツチの計６回共有バ
スアクセス要求１１号が発生する。したがって最悪ケー
スでは３回のバス切替のだめのタイムロスを生じること
になり、該命令の全実行ステート数が通常は１６ステー
ト（１６プロセツサクロツク）であるとすると、１回の
バス切替に費やされるステート数は３ステートであるの
でステート数では２５ステートが該命令の実行に費やさ
れることになる。このため命令実行時間は１，５６倍に
なシ。is a sample point of the internal clock CLK4 of the processor 4, BCLK is a clock block of the bus arbiter 2, and to, ..., tl are the sample points of the bus clock ECL.
This is the timing for K. This operation first occurs at the timing t□ of the internal clock CLK6 of the cooperative bus access request signal RHQ3 of the processor 3 when none of the processors is accessing the shared bus, and at the timing t□ of the pass clock ECLK. The arbiter 2 is notified as the shared bus access request notification signal REQ5' at the timing of , and the corresponding permission signal ACK5 is notified to the processor 5 at the timing of tl of the block BCLK.The processor 3 receives permission No. 16 ACK3. After that, the display signal line BUSYO recognizes that the display signal line BUSYO is in the off state, and the display signal line E is activated in order to notify other processors that the bus will be accessed at the timing t of the pass clock BCLK.
Control is performed to turn on USYO and at the same time turn off lr'AIT signal WAIT6, which had been output to processor 3. However, in reality, the WAIT number r signal AIT5
turns off at the timing tt4 of the internal clock CLK5, so when the processor 6 sends out the resonant bus access Yasugi No. 11 REQ 5, tt,? 7) Six timings from timing to ti4 are spent for bus access switching. 1
Similarly, at the timing of tl6 of the internal clock CLK4 of the processor 4, the processor 4 sends the shared bus access request code REQ4, and the processor 4 actually sends the shared bus access request code REQ4 to the shared bus access request code 1.
Similarly, it takes 3 minutes from t to be able to access the data. (Shaded area in Figure 3) By the way, in such a bus switching system, if multiple processors issue a resonant (shared access request number)
There is no priority inscribed in the number, and after relinquishing the bus access right to the processor accessing the shared bus once at the lowest priority, the access right is always returned next time. When executing an instruction that transfers data, assuming that the instruction is a 5-word instruction, the instruction is shared a total of 6 times: fetching the instruction, fetching the first operand, and fetching the 7th operand of the second operand. Bus access request No. 11 is generated. Therefore, in the worst case, there will be a time loss due to three bus switches, and if the total number of execution states of the instruction is normally 16 states (16 processor clocks), the time will be spent on one bus switch. Since the number of states is 3, 25 states are used to execute the instruction. Therefore, the instruction execution time is increased by 1.56 times.

１個のプロセッサの処理能力は従来のシングルプロセッ
サの場合に比ベロ４チに低下する。このように、非同期
式のバス制御ではプロセッサの処理能力れ共通バスアク
セス権切替のために著しく低下する欠点がある。The processing power of one processor is reduced to 4 inches compared to a conventional single processor. As described above, asynchronous bus control has the disadvantage that the processing capacity of the processor is significantly reduced due to switching of common bus access rights.

発明の目的 本発明は従来の欠点を除去するため、複数のプロセッサ
が同時に、かつ連続して共有パスアクセス要求信号を送
出している場合、あらかじめ次に共有バスをアクセスす
るｌプロセッサを決め、該・プロセッサに共有バスアク
セス許可を通知すると同時に該プロセッサは次にバスを
アクセスするプロセッサが決まったことを他のプロセッ
サに通知し、現在、共有バスをアクセスしているプロセ
ッサが共有バスのアクセス権を数乗したら直ちに共有バ
スをアクセス可能とすることを特徴とし、その目的は共
有資源アクセスに関する処理能力を向上するとともに融
通性に富んだ共有資源アクセス権獲得制御方式を提供す
ることにある。以下図面について詳細に説明する。OBJECTS OF THE INVENTION In order to eliminate the drawbacks of the prior art, the present invention aims to determine in advance which processor will access the shared bus next and to・At the same time as notifying a processor of permission to access the shared bus, the processor notifies other processors that the next processor to access the bus has been decided, and the processor currently accessing the shared bus has access rights to the shared bus. The present invention is characterized in that the shared bus can be accessed immediately after being multiplied by a number, and its purpose is to improve the processing capacity related to shared resource access and to provide a highly flexible shared resource access right acquisition control system. The drawings will be explained in detail below.

発り」の実施例 第４図は本発明によるマルチプロセッサシステム構成の
実施例である。第２図と同じＭｅ号は同じ部分を示す。Embodiment of the Invention FIG. 4 shows an embodiment of a multiprocessor system configuration according to the present invention. The same Me numbers as in FIG. 2 indicate the same parts.

ＢＵＳＹｌは次１（共南バスをアクセスするプロセッサ
が決まっていることを各プロセッサおよびバスアービタ
２に通知うる通知１呂＋５線で、オン状態で次に共有バ
ス１をアクセスするプロセッサが決まっている仁とを、
またオフ状態で次に共有バスをアクセスするプロセッサ
が決まってぃないことを示す通知信号線である。すなわ
ち、第４図に示すように、本実施例は共有資源が共有バ
ス１で、該共有バス１の各プロセッサからの共有バスア
クセス要求の競合の調停動作を行う調停回路としてバス
アービタ２を備えている。また、共有バス１があるプロ
セッサからアクセスされていることを他のプロセッサに
表示する第１の表示手段として共有バスアクセス状態を
表示する信号線ＢＵＳＹＯと、共有バス１をアクセスす
る次のプロセッサが決まっているか否かを他のプロセッ
サに通知する第２の表示手段として共有バスアクセス状
態を通知表示する信号線ＢＵＳＹ　１を備えていること
を特徴としている。以下動作について説明する。BUSYl is the next 1 line (notification line 1 + 5 that can notify each processor and bus arbiter 2 that the processor that will access the shared bus 1 has been determined), and is on when the processor that will access the shared bus 1 next has been determined. and,
It is also a notification signal line indicating that the next processor to access the shared bus has not been determined in the off state. That is, as shown in FIG. 4, in this embodiment, the shared resource is a shared bus 1, and a bus arbiter 2 is provided as an arbitration circuit that arbitrates conflicts between shared bus access requests from each processor of the shared bus 1. There is. In addition, a signal line BUSYO is used as a first display means to display to other processors that the shared bus 1 is being accessed by a certain processor, and a signal line BUSYO is used to display the shared bus access status. The processor is characterized in that it includes a signal line BUSY 1 for notifying and displaying the shared bus access status as a second display means for notifying other processors whether or not the shared bus access status is being accessed. The operation will be explained below.

この動作はまず、他のプロセッサが共有バスアクセス要
求信号を送出しておらず、共有バスがアク１スされてな
い状態、すなわち表示信号線ＥＵＳＹＯ及び通知信号線
ＥＵＳＹ１がオフ状態であるとき、プロセッサ３（第１
図に示す）からの共有バスアクセス要求信号ＲＥＱ　３
が発生し、共有バスアクセス要求通知信号ＲＥＱ　５　
’がバスアービタ２に通知される。現在、共有バス１を
アクセスしているプロセッサはないので、パスアービタ
２は￥１町色号ＡＣＫ５を返す。また、表示信号線ＢＵ
ＳＹＱ及び通知信号線ＢＵＳＹ１がオフ状態であること
をプロセッサ５のバス制御回路３０は監視し、直ちに入
示悄号１１ｔｔＳＹ。This operation is first performed when the other processor is not sending out a shared bus access request signal and the shared bus is not being accessed, that is, when the display signal line EUSYO and the notification signal line EUSY1 are in the off state, the processor 3 (first
Shared bus access request signal REQ 3 from
occurs, and the shared bus access request notification signal REQ 5
' is notified to the bus arbiter 2. Since no processor is currently accessing the shared bus 1, the path arbiter 2 returns a ¥1-cho color code ACK5. In addition, the display signal line BU
The bus control circuit 30 of the processor 5 monitors that SYQ and the notification signal line BUSY1 are in the off state, and immediately issues an input signal 11ttSY.

をオン状態としＩＦ’ＡＩＴ伯号のＩｒ信号Ｉ　Ｔ３を
解除し、共有バス１のアクセスを開始うる。次にプロセ
ッサ３が共有バスアクセス中に、プロセッサ４が共有バ
スアクセス要求信号ＲＥＱ　４および共有バスアクセス
要求通知信号ＲＥＱ４’を送出プると、パスアービタ２
社プ四セッサ４に文］し、バスアクセスＦｒ　ｔ’１慣
号ＡＣＫ４を返ず。プロセッサ４のバス制御回路４０は
表示信号線ＢＵＳＹＯがオン状態９通知伯号紳ＥＵＳＹ
１がオフ状態であることを認識し、通知１ハ号線ＥＵＳ
Ｙ１をオン状態とし、表示信号線ＥＵＳＹＯを監視する
。その後表示信号線ＢＵＳＹＯがオフ状態となった時点
で直ちに表示信号＆ＩＢＵＳＹＤをオン状態とし、ＷＡ
ＩＴ侶号のＦＦ”ＡＩＴ４を胴除し、通知１ｒ３号線Ｅ
ＵＳＹ１をオフ状態にして、共有バス１のアクセスを開
始する。is turned on, the Ir signal IT3 of the IF'AIT signal is released, and access to the shared bus 1 can be started. Next, when the processor 4 sends out the shared bus access request signal REQ4 and the shared bus access request notification signal REQ4' while the processor 3 is accessing the shared bus, the path arbiter 2
4] and bus access Fr t'1 did not return ACK4. The bus control circuit 40 of the processor 4 indicates that the display signal line BUSYO is on.
Recognizes that 1 is in the off state and notifies 1C line EUS
Turn on Y1 and monitor the display signal line EUSYO. After that, when the display signal line BUSYO turns off, the display signal &IBUSYD is immediately turned on, and the WA
Remove the FF "AIT4" of the IT companion and send notification to line 1r3 E.
Turn off USY1 and start accessing shared bus 1.

また、通知信号線ＥＵＳＹ１がオン状態の間、バスアー
ビタ２は各プロセッサからの共有バスアクセス要求信号
の変化があっても新たなプロセッサへのアクセス許可信
号ＡＣＫｉを送出しないようになっている。Further, while the notification signal line EUSY1 is in the ON state, the bus arbiter 2 does not send the access permission signal ACKi to a new processor even if there is a change in the shared bus access request signal from each processor.

第５図は第４図の動作を説明するタイムチャートである
。FIG. 5 is a time chart explaining the operation of FIG. 4.

この動作はプロセッサ３の内部クロックＣＬＫ５のタイ
ミングｔｉ、　で共有バスアクセス要求信号１？ＥＱ５
が発生し、バスクロックＢＣＬＫのタイミングｔ０でバ
スアービタ２に通知され、バスクロックＢＣＬＫのタイ
ミングｔ１で許可信号ＡＣＫ５　をプロセッサ６は受は
取る。この時直ちに表示信号線ＢＵＳＹＯ及び通知信号
＠ＢＵＳＹ１のオフ状態を認識し、表示信号線ＥＵＳＹ
　Ｏをオン状態としｌｉ’ＡＩＴ信号のＷＡＩＴ３解除
の指示４出す。しかしながら、実際にはプロセッサ６の
内部クロックＣＬＫ５のタイミングｔｉ５で解除され、
共有バス１のアクセスを開始可能とする。This operation occurs at timing ti of the internal clock CLK5 of the processor 3, when the shared bus access request signal 1? EQ5
is generated and is notified to the bus arbiter 2 at timing t0 of the bus clock BCLK, and the processor 6 receives the permission signal ACK5 at timing t1 of the bus clock BCLK. At this time, the off state of the display signal line BUSYO and the notification signal @BUSY1 is immediately recognized, and the display signal line EUSY
O is turned on and an instruction 4 is issued to cancel WAIT3 of the li'AIT signal. However, in reality, it is released at timing ti5 of the internal clock CLK5 of the processor 6,
Access to the shared bus 1 can be started.

次にプロセッサ４はプロセッサ４の内部クロックＣＬＫ
４のタイミングリ、で共有バスアクセス要求信号ＲＥＱ
４　を発生し、バスクロックＥＣＬＫのタイミングｔ８
でバスアービタ２にアクセス決求通知信号ＲＥＱ４’が
通知され、その結果バスクロックＥＣＬＫのタイミング
ｔ、で許可信号４″に４が返される。プロセッサ４は表
示信号紐Ｂｖ灯七のオン状態。Next, the processor 4 uses the internal clock CLK of the processor 4.
4, the shared bus access request signal REQ is sent at the right time.
4, and timing t8 of the bus clock ECLK.
The bus arbiter 2 is notified of the access request notification signal REQ4', and as a result, 4 is returned to the permission signal 4'' at timing t of the bus clock ECLK.The processor 4 turns on the display signal string Bv light 7.

通知信号線ＢＵＳＹ　１のオフ状態を認識し、通知信号
線ＢＵＳＹ１をオン状態とし、表示信号線ＢＵＳＹＯが
オフ状態となるのを監視する。ここでプロセッサ３は共
鳴バス１のアクセスを終了したので表示信号１ｉｆＩＥ
ＵＳＹＱをオフ状態とする。この時点でプロセッサ４は
直ちに赤水１８号線ＢＵＳＹ　Ｏをオン状態にすると同
時にＩＦＡＩＴ　信号のｒｆ’ＡＩＴ４を解除し、内部
クロックＣＬＫ４のす、のタイミングから共有バス１の
アクセスを開始する。It recognizes the off state of the notification signal line BUSY1, turns the notification signal line BUSY1 on, and monitors whether the display signal line BUSYO turns off. Since the processor 3 has finished accessing the resonance bus 1, the display signal 1ifIE
Turn off USYQ. At this point, the processor 4 immediately turns on the Sekisui line 18 BUSY O, simultaneously releases the IFAIT signal rf'AIT4, and starts accessing the shared bus 1 from the timing of the internal clock CLK4.

他方、プロセッサ５は再度内部クロックＣＬＫ３のタイ
ミングｔｉ、よシ共壱バスアクセスを求信号ＲＥＱ３を
送出し、パスクロックＢＣＬＫのタイミングｔ１１で許
可信号ＡＣＫ５をバスアービタ２よシ受り取るが表示信
号＆ＩＢＵＳＹＯがオン状態２通知ｉＱ号綺ＥＵＳＹ１
がオフ状態であることを認識し、通知信号Ｍ　ＢＵＳＹ
ｌをオン状態とし、表示信号線ＢＵＳＹＯがオフ状態と
なることを監視する。その間バスブービタ２社新たなプ
ロセッサからの共有バスアクセス要求に応じない。On the other hand, the processor 5 again sends out the common bus access request signal REQ3 at the timing ti of the internal clock CLK3, and receives the permission signal ACK5 from the bus arbiter 2 at the timing t11 of the pass clock BCLK, but the display signal &IBUSYO is On state 2 notification iQ issue EUSY1
recognizes that it is in the off state and outputs the notification signal M BUSY.
1 is turned on, and it is monitored that the display signal line BUSYO is turned off. During this time, the two Busbuvita companies did not respond to shared bus access requests from new processors.

以上の説明から共有バスアクセス権の切替に費やされる
タイミング社プロセッサの内部クロックＣＬＫ５あるい
はＣＬＫ４で２タイミングでよいことが解る。（第５図
の斜線部分） ここで、先に引用した例を適用すると、通常１６ステー
トの命令は本発明による方式を適用すると２２ステート
費やされ実行されることになシ、処理能力は約７３チの
低下ですむ。したがって、本方式を適用することによシ
処理能力が約１０チ向上できることが判る。From the above explanation, it can be seen that two timings are sufficient for the timing processor's internal clock CLK5 or CLK4, which is used for switching the shared bus access right. (Shaded area in Figure 5) Here, applying the example cited earlier, if the method according to the present invention is applied, a normal 16-state instruction will take 22 states to be executed, and the processing capacity will be approximately The reduction is only 73 inches. Therefore, it can be seen that by applying this method, the processing capacity can be improved by about 10 inches.

なお、本発明ではアクセス競合となる資源として、共有
バス結合方式のマルチプロセッサシステムにおける単一
バスを例にとって説明したが、本発明４該実施例に限ら
れるものではなく、他のディスクメモリ等その他の共有
資源でプロセッサからのアクセス競合対象となるものに
ついて本発明は適用できることはいうまでもない。In the present invention, a single bus in a multiprocessor system using a shared bus combination method has been explained as an example of a resource that causes access contention, but the present invention is not limited to this embodiment, and other resources such as other disk memories can be used. It goes without saying that the present invention can be applied to shared resources that are subject to access contention from processors.

発明の詳細 な説明したように、本発明によれは、マルチプロセッサ
システムにおいて共有資源アクセスのための制御線を１
本加えるだけの比較的少ないノ・−ドウエアの増加によ
シ、共鳴資源アクセスに関する処理能力を容易に向上で
き、しかも非同期に競合制御を行う方式のマルチプロセ
ッサシステムに本発明は適用できるので融通性のあるシ
ステムが実現できる利点かあ、る。DETAILED DESCRIPTION OF THE INVENTION As described above, the present invention provides a single control line for accessing shared resources in a multiprocessor system.
With the addition of this relatively small amount of hardware, the processing capacity for accessing resonance resources can be easily improved, and the present invention is also flexible because it can be applied to multiprocessor systems that perform contention control asynchronously. What are the advantages that a certain system can achieve?

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は共有バス結合形のマルチプロセッサシステムの
構成例、第２図は従来の共鳴バス結合形のマルチプロセ
ッサシステムの詐細例、第６図は第２図の動作を駅、明
プるタイムチャート、第４図は本発明の実施例、第５図
は第４図の動作ｆＬ説明するタイムチャートである。 １・・・共有ハス、２・・・バスアービタ、３，４，５
．６・・・プロセッサ、７・・・メモリ、　　３０，４
０．５０・・・プロセツザ３，４．５のバス制御回路、
ＲＥＱ”ｙ　、ＲＥＱ　４　、　ＲＥＱ　５・・・プロ
セッサ３，４．５が発生する共有バスアクセス要求信号
、ＲＥＱ５’　、ＲＥＱ４’　、ＲＥＱ５’・・・プロ
セッサ３，４．５の共有バスアクセス要求をバスアービ
タ２に通知する信号、ＡＣＫ５　、　ＡＣＫ４　、　Ａ
ＣＫ５・・・バスアービタ２からの許可信号、ＴＶＡＩ
Ｔ５．　ｌＩ’ＡＩＴ４．　ＴＦＡＩＴＳ　・・・プロ
セッサ３．４．５に対するｒｒＡｒｒ　ｆＭ号、ＢＵＳ
ＹＯ・・・共有バス使用状態表示信号線、ＢＵＳＹｌ・
・・次のパス使用プロセツザ決定通知ｆｆｉ号線、ＣＬ
Ｋ３．ＣＬＫ４　、・・・・・・プロセッサ５．４の内
部クロック、ＥＣＬＫ・・・バスクロック、’ｉｌ　＋
・・・・・・ｔ２５．・・・内部クロックＣＬＫ３のタ
イミング表示、ｔ　・・・・・・、す、。・・・内部ク
ロックＣＬＫ４のタイミングノ１ν 表示、ｔｌ、・・・・・・＋　ｔｌＢ・・・バスクロッ
クＥＣＬＫのタイミング表示。 特許出願人　日本電信電話公社 代理人　弁理士玉蟲久五部（外３名） １ｇ１図 函 の 恢 第　２９Figure 1 shows a configuration example of a shared bus-coupled multiprocessor system, Figure 2 shows a fraudulent example of a conventional resonant bus-coupled multiprocessor system, and Figure 6 shows the operation of Figure 2. 4 is a time chart showing an embodiment of the present invention, and FIG. 5 is a time chart explaining the operation fL of FIG. 4. 1... Shared lotus, 2... Bus arbiter, 3, 4, 5
．． 6... Processor, 7... Memory, 30,4
0.50...Bus control circuit of processors 3 and 4.5,
REQ”y, REQ 4, REQ 5... Shared bus access request signals generated by the processors 3, 4.5, REQ5', REQ4', REQ5'... Shared bus access requests of the processors 3, 4.5. Signals to notify bus arbiter 2, ACK5, ACK4, A
CK5...Permission signal from bus arbiter 2, TVAI
T5. lI'AIT4. TFAITS...rrArr fM number for processor 3.4.5, BUS
YO...Shared bus usage status display signal line, BUSYl.
...Next path usage processor decision notification ffi line, CL
K3. CLK4, ...Internal clock of processor 5.4, ECLK...Bus clock, 'il +
・・・・・・t25. ...Timing display of internal clock CLK3, t......S... ...Timing number 1ν display of internal clock CLK4, tl,...+tlB...Timing display of bus clock ECLK. Patent Applicant Nippon Telegraph and Telephone Public Corporation Agent Patent Attorney Gobe Tamamushi (3 others) 1g1 Box No. 29

Claims (1)

【特許請求の範囲】[Claims] マルチプロセッサ栴成からなる情報処理装置の共有資源
アクセス制御方式において、共有資源をアクセスしてい
るプロセッサが存在しているとき、該共有資源をアクセ
スしていない他のプロセッサに対し該共有資源がアクセ
スされていることを表示する第１の表示手段と、前記共
鳴資源をアクセスしているプロセッサの次に該共有資源
をアクセスするプロセッサが存在し、かつすでに決まっ
ているとき、該共有資源を次にアクセスするプロセッサ
の存在することを他の各プロセッサに対し通知表示する
第２の表示手段と、該各プロセッサからの共有資源アク
セス要求信号を集め、前記第２の表示手段が次に共有資
源アクセスを行うプロセッサが決まっているオン状態を
表示している場合は、該各プロセッサからの共有資源ア
クセス要求１１号に対する調停動作を杓わず、該第２の
表示手段が次に共有資源アクセスを行うプロセッサが決
まっていないオフ状態を表示している場合は、該各プロ
セッサに対して共崩封源アクセス要求ｉｌｌ’　Ｅ’Ｊ
信号を送出して調停動作を行う調停回路とを具備してな
シ、共有資源アクセス要求伯＋３を送出した各プロセッ
サは、前記調停回路からの共有資源アクセス要求許可信
号を受信すると、前記第１の表示手段が共有資源がアク
セスされていないオフ状態を、また前記第２の表示手段
も共有資源がアクセスされていないオフ状態をそれぞれ
表示していることを確認した場合は直ちに該第１の表示
手段を共有資源アクセスを行うオン状態として共有資源
アクセスを開始し、該第１の表示手段が共鳴資源アクセ
スを行うオン状態を、該第２の表示手段が共鳴資源のア
クセスが行われていないオフ状ＩＭをそれぞれ表示して
いることを確認した場合は直ちに該第２の表示手段を共
有資源アクセスを行うオン状態とし、該第１の表示手段
が共鳴資源のアクセスが行われていないオフ状態となる
のを監視し、該第１の表示手段の共有資源のアクセスが
行われていないオフ状態を確認したとき直ちに該第１の
懺示手段を共有資源アクセスを行うオン状態として共有
資源のアクセスを開始すると同時に該第２の表示手段を
オフ状態とすることを特徴とする共有資源アクセス権獲
得制御力式。In a shared resource access control method for an information processing device consisting of a multiprocessor structure, when there is a processor accessing the shared resource, the shared resource is not accessed by other processors that are not accessing the shared resource. a first display means for displaying that the shared resource is being accessed next when there is a processor that will access the shared resource next to the processor that is accessing the resonant resource and it has already been determined; a second display means for notifying and displaying a notification to each other processor of the existence of the processor to be accessed; and a second display means for collecting shared resource access request signals from each processor; If the processor to be accessed is displaying the on state, the second display means will display the processor that will next access the shared resource without interfering with the arbitration operation for shared resource access request No. 11 from each processor. is displayed as an undetermined off state, a co-collapse source access request ill'E'J is sent to each processor.
and an arbitration circuit that performs an arbitration operation by sending out a signal.When each processor that has sent out the shared resource access request number +3 receives the shared resource access request permission signal from the arbitration circuit, it If it is confirmed that the display means is displaying an off state in which the shared resource is not being accessed, and that the second display means is also displaying an off state in which the shared resource is not being accessed, the first display is immediately changed. The shared resource access is started with the means in the on state for accessing the shared resource, the first display means in the on state for accessing the resonance resource, and the second display means in the off state for accessing the resonance resource. If it is confirmed that the respective IMs are displayed, the second display means is immediately turned on to access the shared resource, and the first display means is turned off to the state where the resonance resource is not accessed. When it is confirmed that the first display means is in an off state in which the shared resource is not accessed, the first display means is immediately turned on to access the shared resource. A shared resource access right acquisition control system characterized in that the second display means is turned off at the same time as the start.