JPS6155773A - Interprocessor data transfer control system - Google Patents

Abstract

PURPOSE:To avoid a competition of a transfer request between processors, simplify the constitution of a hardware and lower a cost by providing a timing clock source for a data transfer starting. CONSTITUTION:When a transfer request is generated in a processor 2, by a transition of a clock REBO from a timing clock source 7, an OPTAG of a control line 9a is examined through an I/O port. If the OPTAG is high, since there is no transfer request from the processor 1, a TSTAG of a control line 9b is lowered from the port 6 in order to start the transfer request. A processor body 3 detects a low condition of the TSTAG through a port 5 and in order to communicate a data transfer, the OPTAG of the control line 9a is lowered through the port 5. Thereby, the data transfer from a processor 2 to the processor 1 can be done. In this manner, by providing the clock source 7, the competition of the transfer request between the processors can be avoided and the constitution of the hardware can be simplified and the cost can be lowered.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプロセッサ間でデータ転送を行なう
ためのプロセッサ間のデータ転送制御方式に関し、特に
プロセッサ間のデータ転送要求の競合を防止しうるプロ
セッサ間のデータ転送制御方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an inter-processor data transfer control method for transferring data between microprocessors, and in particular to a method that can prevent conflicts in data transfer requests between processors. Related to a data transfer control method between processors.

□　近年のデータ処理技術の進展に伴ない、マイクロプ
ロセッサシステムも複数のプロセッサの複合化によって
処理を行なうようになってきた。即ち、一方のプロセッ
サにある処理を実行させ、他方のプロセッサがその処理
結果に基いて他の処理を実行するようなシステムであり
、例えば、モデム等において、一方のプロセッサが状態
表示処理や入力処理を行い、他方のプロセッサがループ
テスト処理を一方のプロセッサからの指示によって実行
し、その状態を他方のプロセッサから受け、一方のプロ
セッサが表示器に表示制御するようなシステムである。□ With recent advances in data processing technology, microprocessor systems have come to perform processing by combining multiple processors. In other words, it is a system in which one processor executes a certain process, and the other processor executes another process based on the processing result. For example, in a modem, one processor performs status display processing or input processing. In this system, the other processor executes loop test processing according to instructions from one processor, receives the status from the other processor, and controls the display on the display.

このようなプロセッサシステムにおいては、プロセッサ
間でデータ転送を行うことによって、指示や処理結果の
受渡しを行っている。In such a processor system, instructions and processing results are exchanged by transferring data between processors.

〔従来の技術〕[Conventional technology]

係るデータ転送を行うには、プロセッサ間をバスで接続
して、一方のプロセッサから他方のプロセッサに転送要
求を発し、バスの占配権を獲得してから、一方のプロセ
ッサより他方のプロセッサにデータを転送するようにし
ている。このようなプロセッサの転送要求は必ずいずれ
か１つのプロセッサからしか生ずるわけではなく、両方
のプロセッサから同時に発生する場合があり、このため
にこの同時発生の場合の処理のため競合制御を行なう必
要がある。この競合制御を行うには、両プロセッサに接
続され転送要求を受ける競合制御部を設け、競合時に優
先度に従って一方のプロセッサにデータ転送要求（バス
占有権）を認めるように構成している。To perform such data transfer, the processors are connected via a bus, one processor issues a transfer request to the other processor, the right to occupy the bus is acquired, and then the data is transferred from one processor to the other processor. I am trying to transfer. Such processor transfer requests do not necessarily originate from only one processor, but may occur from both processors at the same time. Therefore, it is necessary to perform contention control to handle cases where these simultaneous occurrences occur. be. In order to perform this contention control, a contention control unit is provided which is connected to both processors and receives transfer requests, and is configured to grant data transfer requests (bus occupancy rights) to one processor in accordance with priority in the event of contention.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

このような従来の競合制御部によるものでは、別途係る
競合制御部を設ける必要があり、ハードウェアが増加し
て、コスト上昇を招くという問題があった。With such a conventional contention control unit, it is necessary to provide a separate contention control unit, which increases the amount of hardware, leading to an increase in cost.

〔問題点を解決するための手段〕[Means for solving problems]

本発明は、各プロセッサの転送要求のタイミングを異な
らしめて競合制御部を設けなくても競合を防止すること
のできるプロセッサ間のデータ転送制御方式を提供する
にある。SUMMARY OF THE INVENTION The present invention provides a data transfer control system between processors that can prevent conflicts without providing a conflict control section by making the timings of transfer requests of each processor different.

このため、本発明は、一対のプロセッサと、該一対のプ
ロセッサ間に設けられたバスと信号線と、データ転送起
動用タイミングクロック源とををし、該一方のプロセッ
サは該データ転送起動用タイミングクロック源のクロッ
クの立上りに同期して該他方のプロセッサに該信号線を
介し転送要求を発し、該他方のプロセッサは該クロック
の立下りに同期して該一方のプロセッサに該信号線を介
し転送要求を発するようにしたことを特徴としている。For this reason, the present invention provides a pair of processors, a bus and a signal line provided between the pair of processors, and a timing clock source for starting data transfer. A transfer request is issued to the other processor via the signal line in synchronization with the rising edge of the clock of the clock source, and the other processor transfers the transfer to the one processor via the signal line in synchronization with the falling edge of the clock. It is characterized by the ability to issue requests.

〔作用〕[Effect]

本発明では、データ転送起動用のタイミングクロック源
を設け、両プロセフすのデータ転送要求をタイミングク
ロックの一方は立上り、他方は立下りに発するように制
御して、データ転送要求の起動タイミングの位相をずら
すようにして競合が生じるのを防止するものである。In the present invention, a timing clock source for starting data transfer is provided, and the data transfer requests of both processors are controlled so that one of the timing clocks is issued on the rising edge and the other on the falling edge, so that the starting timing of the data transfer request is This is to prevent conflicts from occurring by shifting the

〔実施例〕〔Example〕

以下、本発明を実施例により詳細に説明する。 Hereinafter, the present invention will be explained in detail with reference to Examples.

第１図は本発明の一実施例ブロック囚であり、図中、１
．２は各々プロセッサであり、各々プロセッサ本体３．
４とＩ１０ボート５／６とを有するもの、７はデータ転
送起動用タイミングクロック源（以下クロック源と称す
）であり、例えばプロセッサ本体３．４の動作クロック
の１５倍程度の周期のデータ転送起動用クロックＲＦＢ
Ｏを発するものであり、動作クロックを分周して作成す
るもの、８はデータバスであり、プロセッサ本体３．４
間を接続し、データのやりとりを行なうためのもの、９
ａ、９ｂは各々制御線であり、制御線９ａはＩ１０ボー
ト５からＩ１０ポート６へ０ＰＴＡＧを送るものであり
、制御線９ｂはＩ１０ポート６からＩ１０ポート５へＴ
ＳＴＡＧを送るものである。FIG. 1 shows a block diagram of one embodiment of the present invention, and in the figure, 1
．． 2 are processors, and each processor main body 3.2 is a processor.
4 and an I10 port 5/6, and 7 is a timing clock source for starting data transfer (hereinafter referred to as a clock source), for example, data transfer starting with a cycle of about 15 times the operating clock of the processor main body 3.4. Clock RFB for
8 is a data bus, which is generated by dividing the operating clock, and is connected to the processor main body 3.4.
Something for connecting between and exchanging data, 9
a and 9b are control lines, the control line 9a is for sending 0PTAG from I10 port 5 to I10 port 6, and the control line 9b is for sending T from I10 port 6 to I10 port 5.
This is to send STAG.

次に、第１図実施例の構成について第２回動作説明図及
び第３図の処理フロー図を用いて説明する。先づ、プロ
セッサ２からプロセッサ１ヘデータ転送を行う場合につ
いて、第２図（Ａ）及び第３図（Ａ）によって説明する
。Next, the configuration of the embodiment shown in FIG. 1 will be explained using the second operation diagram and the processing flow chart shown in FIG. First, the case where data is transferred from the processor 2 to the processor 1 will be explained with reference to FIG. 2(A) and FIG. 3(A).

Φ　プロセッサ２、即ちプロセッサ本体４に転送要求が
発生すると、クロックＲＥＢＯの立上りでＩ１０ボート
６を介しＩ１０ボート５から制御線９ａの０ＰＴＡＧが
ハイ（“１”）かを凹べる。Φ When a transfer request is generated in the processor 2, that is, the processor main body 4, 0PTAG on the control line 9a goes high (“1”) from the I10 port 5 via the I10 port 6 at the rising edge of the clock REBO.

０ＰＴＡＧがハイでなければ、即ちローならプロセッサ
１、即ちプロセッサ本体２より転送要求が発せられてい
るので、転送要求ＴＳＴＡＧを発せず、プロセッサ本体
２からの転送要求に従い第３図（Ｂ）の受信処理に移行
する。If 0PTAG is not high, that is, low, the transfer request is issued from the processor 1, that is, the processor main body 2, so the transfer request TSTAG is not issued, and the reception shown in FIG. 3 (B) is performed according to the transfer request from the processor main body 2. Move to processing.

■　一方、０ＰＴＡＧがハイなら、プロセッサｌより転
送要求がないので、転送要求を起動すべく、Ｉ１０ボー
ド６より制御線９　ｂ（７）ＴＳＴＡＧをロー（′０”
）におとす、プロセッサ本体３はＩ１０ボート５を介し
、ＴＳＴＡＧのローを検出し、データ転送可を通知すべ
く、Ｉ１０ポート５を介し制御線９ａの０ＰＴＡＧをロ
ーにする。こ・れによってプロセッサ２からプロセッサ
１へのデータ転送が可能となる。■ On the other hand, if 0PTAG is high, there is no transfer request from processor l, so in order to start a transfer request, control line 9 b (7) TSTAG is set low ('0'') from I10 board 6.
), the processor body 3 detects the low level of TSTAG via the I10 port 5, and sets 0PTAG of the control line 9a to low via the I10 port 5 to notify that data transfer is possible. This enables data transfer from processor 2 to processor 1.

■　プロセッサ本体４はＩ１０ポート６を介し制御線９
ａの０ＰＴＡＧローを検出して、データバス８よりデー
タを出力する。■ The processor body 4 is connected to the control line 9 via the I10 port 6.
It detects 0PTAG low of a and outputs data from the data bus 8.

■　そして、プロセッサ本体４はＩ１０ボート６を介し
制御線９ｂのＴＳＴＡＧをハイにし、データ出力中を通
知する。プロセッサ本体３はＩ１０ボート５から制御線
９ｂのＴＳＴＡＧハイを検出して、データバス８上のデ
ータを読込み、読込み後Ｉ１０ポート５を介し制御線９
ａの０ＰＴＡＧをハイとして読込み完を通知する。(2) Then, the processor main body 4 sets TSTAG on the control line 9b to high via the I10 port 6 to notify that data is being output. The processor main body 3 detects TSTAG high on the control line 9b from the I10 port 5, reads the data on the data bus 8, and after reading, transmits the data on the control line 9 via the I10 port 5.
The completion of reading is notified by setting 0PTAG of a to high.

■　プロセッサ本体４はＩ１０ボート６を介し制御線９
ａの０ＰＴＡＧハイを検出するとデータバス８上のデー
タ出力をオフとする。■ The processor body 4 is connected to the control line 9 via the I10 boat 6.
When 0PTAG high of a is detected, the data output on the data bus 8 is turned off.

■　そして更に、転送データがある時は、ステップ■へ
戻り、転送データ（バイト）分これを繰返してプロセッ
サ２からプロセッサ１へのデータ転送を終了する。(2) If there is further data to be transferred, the process returns to step (2) and is repeated for the amount of data (bytes) to be transferred, thereby completing the data transfer from the processor 2 to the processor 1.

次に、プロセッサ１からプロセッサ２ヘデータ転送を行
う場合について、第２図（Ｂ）及び第３図（Ｂ）を用い
て説明する。Next, the case where data is transferred from processor 1 to processor 2 will be explained using FIG. 2(B) and FIG. 3(B).

（ａ）　　プロセッサ本体３はステップ■と同様転送要
求が発生すると、クロックＲＦＢＯの立下りでＩ１０ポ
ート５を介しＩ１０ポート６からの制御線９ｂのＴＳＴ
ＡＧがハイかを開ぺ、ローならプロセッサ本体４からの
データ受信処理に移り、ハイなら、Ｉ１０ポート５より
制御線９ａの０ＰＴＡＧをローにおとす、プロセッサ本
体４は■／○ボート６を介し、０ＰＴＡＧローを検出し
、転送要求起動を検知し、Ｉ１０ポート６を介しＴＳＴ
ＡＧをローとし、プロセッサ１にデータ転送可を通知す
る。(a) When a transfer request occurs in the same way as in step ①, the processor body 3 transmits TST on the control line 9b from the I10 port 6 via the I10 port 5 at the falling edge of the clock RFBO.
Check if AG is high. If it is low, move on to data reception processing from the processor body 4. If it is high, set 0PTAG on the control line 9a from I10 port 5 to low. The processor body 4 passes through ■/○ port 6, 0PTAG low is detected, transfer request activation is detected, and TST is sent via I10 port 6.
AG is set low to notify processor 1 that data transfer is possible.

伽）　プロセッサ本体３はＩ１０ポート５を介し制御線
９ｂのＴＳＴＡＧローを検出し、データバス８よりデー
タを′出力する。そしてＩ１０ボート５を介し制御線９
ａの０ＰＴＡＧをハイにする。(b) The processor body 3 detects TSTAG low on the control line 9b via the I10 port 5, and outputs data from the data bus 8. and control line 9 via I10 boat 5.
Set 0PTAG of a to high.

プロセッサ本体４はＩ１０ポート６を介し０ＰＴＡＧハ
イを検出すると、データバス８上のデータを読込む。When the processor body 4 detects 0PTAG high through the I10 port 6, it reads the data on the data bus 8.

（Ｃ１プロセッサ本体４はデータバス８上のデータを読
込むと、Ｉ１０ボート６を介し制御線９ｂのＴＳＴＡＧ
をハイとする。(When the C1 processor body 4 reads the data on the data bus 8, it connects the TSTAG signal to the control line 9b via the I10 port 6.
is high.

（ｄ）　　これによってプロセッサ本体３は更に転送デ
ータがあれば、Ｉ１０ポート５を介し制御線９ａの０Ｐ
ＴＡＧをローとし、プロセッサ本体４はＩ１０ボート６
を介し制御線９ａの０ＰＴＡＧローを検出し、Ｉ１０ボ
ート６を介しＴＳＴＡＧをローにし、ステップ中）に戻
る。(d) As a result, if there is further data to be transferred, the processor body 3 transfers it to 0P of the control line 9a via the I10 port 5.
TAG is set low, processor main body 4 is connected to I10 boat 6
0PTAG low on the control line 9a is detected via the I10 port 6, and TSTAG is made low via the I10 port 6, and the process returns to step (during step).

（ｅ）　　そして、プロセッサ本体４はステップ（ｄ）
で０ＰＴＡＧがハイのままであることを検出し、プロセ
・ノサ本体３からのデータ転送完了を検知して、終了す
る。(e) Then, the processor main body 4 performs step (d)
It is detected that 0PTAG remains high, the completion of data transfer from the processor body 3 is detected, and the process ends.

このようにして、タイミングクロックＲＦＢＯの立上り
および立下りを転送要求起動に用いることにより、転送
要求の競合を防止している。前述の実施例ではＩ１０ボ
ート５．６を介し制御信号０ＰＴＡＧ、ＴＳＴＡＧをや
りとりしているが、プロセッサ本体３．４が直接やりと
りしてもよい。In this way, conflicting transfer requests are prevented by using the rising and falling edges of the timing clock RFBO for activating transfer requests. In the embodiment described above, the control signals 0PTAG and TSTAG are exchanged via the I10 port 5.6, but the processor body 3.4 may directly exchange them.

以」二本発明を一実施例により説明したが、本発明は本
発明の主旨に従い種々の変形が可能であり、本発明から
これらを排除するものではない。Although the present invention has been described below using one embodiment, the present invention can be modified in various ways in accordance with the gist of the present invention, and these are not excluded from the present invention.

〔発明の効果〕〔Effect of the invention〕

以上説明した様に、本９発明によれば、一対のプロセッ
サと、該一対のプロセッサ間に設けられたバスと信号線
と、データ転送起動用タイミングクロック源とを有し、
該一方のプロセッサは該データ転送起動用タイミングク
ロック源のクロックの立上りに同期して該他方のプロセ
ッサに該信号線を介し転送要求を発し、該他方のプロセ
ッサは該クロックの立下りに同期して該一方のプロセッ
サに該信号線を介し転送要求を発するようにしたことを
特徴としているので、プロセッサ間の転送要求の競合が
クロック源を設けることによって防止できるという゛効
果を奏し、競合制御部を特別に設ける必要がないからハ
ードウェア上の構成が簡易となりしかも安価に構成でき
る。また、従来の構成に対しタイミングクロックを供給
すればよいから、容易にしかも簡単に実現できるという
効果も奏し、実用上も極めて有用である。As explained above, the ninth invention includes a pair of processors, a bus and a signal line provided between the pair of processors, and a timing clock source for starting data transfer,
The one processor issues a transfer request to the other processor via the signal line in synchronization with the rising edge of the clock of the timing clock source for starting data transfer, and the other processor issues a transfer request in synchronization with the falling edge of the clock. Since a transfer request is issued to the one processor via the signal line, it is possible to prevent conflicts in transfer requests between processors by providing a clock source. Since there is no need for special provision, the hardware configuration is simple and can be configured at low cost. Furthermore, since it is sufficient to supply a timing clock to the conventional configuration, it is easy and simple to implement, and is extremely useful in practice.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例ブロック図、第２図は第１図
実施例構成による動作説明図、第３図は本発明の詳細な
説明するフローチャートである。 図中、１１２・−・・プロセッサ、３．４・−・プロセ
ッサ本体、５．６・・−・Ｉ１０ボート、７・・−・タ
ンミングクロック源、８・−・バス、９ａ”−９ｂ・−
・・信号線。FIG. 1 is a block diagram of an embodiment of the present invention, FIG. 2 is an explanatory diagram of the operation according to the configuration of the embodiment of FIG. 1, and FIG. 3 is a flowchart illustrating the present invention in detail. In the figure, 112... Processor, 3.4... Processor body, 5.6... I10 boat, 7... Tamming clock source, 8... Bus, 9a"-9b. −
··Signal line.

Claims (1)

【特許請求の範囲】[Claims] 一対のプロセッサと、該一対のプロセッサ間に設けられ
たバスと信号線と、データ転送起動用タイミングクロッ
ク源とを有し、該一方のプロセッサは該データ転送起動
用タイミングクロック源のクロックの立上りに同期して
該他方のプロセッサに該信号線を介し転送要求を発し、
該他方のプロセッサは該クロックの立下りに同期して該
一方のプロセッサに該信号線を介し転送要求を発するよ
うにしたことを特徴とするプロセッサ間のデータ転送制
御方式。It has a pair of processors, a bus and a signal line provided between the pair of processors, and a timing clock source for starting data transfer. synchronously issuing a transfer request to the other processor via the signal line;
A data transfer control method between processors, characterized in that the other processor issues a transfer request to the one processor via the signal line in synchronization with the falling edge of the clock.