JPH0326867B2 - - Google Patents

Description

【発明の詳細な説明】[Detailed description of the invention]

本発明はコンピユータシステムに係わり、特に
一対のマイクロコンピユータにて一つの記憶部を
共用するコンピユータシステムの共用記憶部の制
御回路に関する。 通常２台のマイクロコンピユータにて一つの記
憶部を共用するようにしたコンピユータシステム
は例えば第１図のように構成されている。すなわ
ち、マイクロコンピユータ１ａは各種の演算処理
を実行するCPU（中央処理装置）２ａを有し、こ
のCPU２ａはデータバス、アドレスバス等から
なるバスライン３ａを介してプログラム等の固定
データを記憶するROM（リードオンリメモリ）
４ａ、外部から各種データが入力されるＩ／Ｏイ
ンターフエース５ａ、この／Ｏイターフエース
５ａを介して入力される各種の可変データを記憶
するRAM（ランダムアクセスメモリ）６ａを制
御する。同様に、マイクロコンピユータ１ｂにお
いても、CPU２ｂはバスライン３ｂを介して
ROM４ｂ、IOインターフエース５ｂ，RAM６
ｂを制御する。さらに、各CPU２ａ，２ｂは各
バスライン３ａ，３ｂに接続された共用記憶部と
してのRAM７を制御する。 前記各RAM６ａ，６ｂおよび共用のRAM７
は例えば第２図のように構成されている。すなわ
ち、各RAM６ａ，６ｂには各CPU２ａ，２ｂが
それぞれ専用に書込み読出しアクセスするアドレ
ス領域（0000〜7FFF，A000〜FFFF）が形成さ
れており、共用のRAM７には双方のCPU２ａ，
２ｂが共通にアクセスできるアドレス領域（8000
〜9FFF）が形成されている。 そして、仮にマイクロコンピユータ１ａが共用
のRAM７を使用しようとすると、まず、CPU２
ａはバスライン３ａがRAM７に接続されている
か否かを調べ、接続されていなければＩ／Ｏイン
ターフエース５ａを介してマイクロコンピユータ
１ｂに対してRAM７使用の要求信号（REQ）を
送出する。マイクロコンピユータ１ａからの要求
信号をＩ／Ｏインターフエース５ｂを介して受信
したマイクロコンピユータ１ｂのCPU２ｂは、
自己がRAM７を使用していない時マイクロコン
ピユータ１ａに対して許諾信号（ACK）を返信
すると共に、バスライン３ｂとRAM７とを切離
す。許諾信号を受信したCPU２ａはバスライン
３ａとRAM７とを接続した後、RAM７に対す
るデータの書込み読出しアクセスを実行する。 しかしながら、このように構成されたコンピユ
ータシステムにおいては次のような問題があつ
た。すなわち、共用記憶部としてのRAM７をい
ずれのマイクロコンピユータ２ａ，２ｂが使用す
るかの判断をマイクロコンピユータ１ａ，１ｂ間
のプログラムによる信号の授受でおこなつてい
る。したがつて、いずれか一方のCPUがRAM７
を使用する場合、必ず前述した信号の授受を含む
プログラムを実行しなければならないので、書込
み読出し指令が外部から入力された時刻から実際
にRAM７に対するデータの書込み読出しが実行
されるまでに要する時間が増大し、コンピユータ
システム全体のデータ処理速度が低下する問題が
あつた。 また、制御プログラム全体が複雑化する問題も
あつた。 さらに、複数のマイクロコンピユータからの要
求信号（REQ）の要求順序を要求信号記憶部で
記憶し、その要求順序に従つて、共通RAMに対
する使用を許可する許可信号を、許可したマイク
ロコンピユータへ送出する回路が提唱されている
（特開昭54−12537号公報）。しかし、この回路に
おいては、要求信号をそのまま許可信号としてマ
イクロコンピユータへ送出しているので、共通
RAMに対するデータの書込み読出し誤動作が発
生する懸念がある。 本発明はこのような問題を解決するためになさ
れたものであり、その目的とするところは、共用
記憶部に対する書込み読出しを制御する制御回路
を選択回路、切換回路、単安定回路、パルス発生
回路等の論理回路で構成することによつて、デー
タ処理速度を増大できると共に、上記共用記憶部
に対するデータの書込み読出しを確実に実行でき
るコンピユータシステムの共用記憶部の制御回路
を提供することにある。 以下本発明の一実施例を図面を用いて説明す
る。 第３図は実施例のコンピユータシステムの共用
記憶部の制御回路を適用したコンピユータシステ
ムを示すブロツク構成図であり、第１図と同一部
分には同一符号が付してある。 この実施例においては、各マイクロコンピユー
タ１０ａ，１０ｂの各CPU１１ａ，１１ｂは、
それぞれ自己専用のROM４ａ，４ｂ、Ｉ／Ｏイ
ンターフエース５ａ，５ｂ、RAM６ａ，６ｂを
制御すると共に、共用記憶部としてのRAM１２
を制御する。 第４図は上記コンピユータシステムの共用記憶
部の制御回路を示すブロツク構成図であり、他の
RAM６ａ，６ｂ等に対する各制御回路は省略さ
れている。第３図の各マイクロコンピユータ１０
ａ，１０ｂのCPU１１ａ，１１ｂの各データ端
子Ｄ，Ｄ０〜は各データバス１３ａ，１３ｂ、デ
ータ制御バスバツフア１４ａ，１４ｂを介して前
記共用のRAM１２のデータ端子Ｄ，Ｄ０〜に接
続されている。同様に各CPU１１ａ，１１ｂの
各アドレス端子Ａ，Ａ０〜はアドレスバス１５
ａ，１５ｂ、アドレス制御バスバツフア１６ａ，
１６ｂを介してRAM１２のアドレス端子Ａ，Ａ
０〜に接続されている。 CPU１１ａ，１１ｂの出力端子Ｒ／から各
アドレス制御バスバツフア１６ａ，１６ｂを介し
て出力される読出し書込み信号ｅはそれぞれデー
タ制御バスバツフア１４ａ，１４ｂのDIR端子へ
入力される。さらに、各CPU１１ａ，１１ｂの
RAMRQ端子から出力される前記共用のRAM１
２の使用を要求するロー(L)アクテイブの各要求信
号ｂ，ａは、選択回路としてのＲ−Ｓフリツプフ
ロツプ１７のセツト端子Ｓおよびリセツト端子Ｒ
へ入力される。 前記Ｒ−Ｓフリツプフロツプ１７は第７図に示
すようにハイ(H)アクテイブで動作するフリツプフ
ロツプであり、２個のインバータ１７ａ，１７ｂ
と２個のナンドゲート１７ｃ，１７ｄとで構成さ
れている。このＲ−Ｓフリツプフロツプ１７の真
理値表は周知のように下記の通りである。 The present invention relates to a computer system, and more particularly to a control circuit for a shared storage section of a computer system in which a pair of microcomputers share one storage section. Usually, a computer system in which two microcomputers share one storage section is configured as shown in FIG. 1, for example. That is, the microcomputer 1a has a CPU (central processing unit) 2a that executes various arithmetic processes, and this CPU 2a has a ROM that stores fixed data such as programs via a bus line 3a consisting of a data bus, an address bus, etc. (Read-only memory)
4a, an I/O interface 5a to which various data are input from the outside, and a RAM (random access memory) 6a that stores various variable data input via the /O interface 5a. Similarly, in the microcomputer 1b, the CPU 2b is connected via the bus line 3b.
ROM4b, IO interface 5b, RAM6
Control b. Further, each CPU 2a, 2b controls a RAM 7, which serves as a shared storage unit, connected to each bus line 3a, 3b. Each of the RAMs 6a and 6b and the shared RAM 7
is configured as shown in FIG. 2, for example. That is, each RAM 6a, 6b has an address area (0000-7FFF, A000-FFFF) that each CPU 2a, 2b accesses exclusively for writing and reading.
Address area that can be accessed in common by 2b (8000
~9FFF) are formed. Then, if the microcomputer 1a tries to use the shared RAM 7, first the CPU 2
A checks whether the bus line 3a is connected to the RAM 7 or not, and if it is not connected, sends a request signal (REQ) for using the RAM 7 to the microcomputer 1b via the I/O interface 5a. The CPU 2b of the microcomputer 1b receives the request signal from the microcomputer 1a via the I/O interface 5b.
When it is not using the RAM 7, it sends back a permission signal (ACK) to the microcomputer 1a and disconnects the bus line 3b from the RAM 7. After receiving the permission signal, the CPU 2a connects the bus line 3a and the RAM 7, and then executes data write/read access to the RAM 7. However, the computer system configured in this manner has the following problems. That is, the decision as to which microcomputer 2a, 2b uses the RAM 7 as a shared storage section is made by sending and receiving signals between the microcomputers 1a, 1b using a program. Therefore, one of the CPUs has 7 RAM
When using , the program that includes the above-mentioned signal transmission and reception must be executed, so the time required from the time when the write/read command is input from the outside to when the data is actually written to/read from the RAM 7 is As a result, there was a problem that the data processing speed of the entire computer system decreased. Another problem was that the entire control program became complicated. Furthermore, the order of request signals (REQ) from a plurality of microcomputers is stored in the request signal storage unit, and according to the order of requests, a permission signal for permitting use of the common RAM is sent to the permitted microcomputer. A circuit has been proposed (Japanese Unexamined Patent Publication No. 12537/1983). However, in this circuit, the request signal is directly sent to the microcomputer as a permission signal, so it is common to
There is a concern that malfunctions may occur when reading or writing data to the RAM. The present invention has been made in order to solve such problems, and its purpose is to provide a control circuit that controls writing and reading to a shared storage unit by a selection circuit, a switching circuit, a monostable circuit, and a pulse generation circuit. It is an object of the present invention to provide a control circuit for a shared storage section of a computer system that can increase data processing speed and reliably execute data writing and reading from the shared storage section by being configured with logic circuits such as the above. An embodiment of the present invention will be described below with reference to the drawings. FIG. 3 is a block configuration diagram showing a computer system to which the control circuit of the shared storage section of the computer system of the embodiment is applied, and the same parts as in FIG. 1 are given the same reference numerals. In this embodiment, each CPU 11a, 11b of each microcomputer 10a, 10b is
In addition to controlling the self-dedicated ROMs 4a and 4b, I/O interfaces 5a and 5b, and RAMs 6a and 6b, the RAM 12 serves as a shared storage unit.
control. FIG. 4 is a block configuration diagram showing the control circuit of the shared storage section of the above computer system.
Control circuits for RAMs 6a, 6b, etc. are omitted. Each microcomputer 10 in Fig. 3
The data terminals D, D0~ of the CPUs 11a, 11b of the CPUs 11a, 10b are connected to the data terminals D, D0~ of the shared RAM 12 via the respective data buses 13a, 13b and data control bus buffers 14a, 14b. Similarly, each address terminal A, A0~ of each CPU 11a, 11b is connected to the address bus 15.
a, 15b, address control bus buffer 16a,
Address terminals A, A of RAM12 via 16b
Connected to 0~. The read/write signal e output from the output terminal R/ of the CPUs 11a, 11b via each address control bus buffer 16a, 16b is input to the DIR terminal of the data control bus buffer 14a, 14b, respectively. Furthermore, each CPU 11a, 11b
The shared RAM1 output from the RAMRQ terminal
The low (L) active request signals b and a requesting the use of 2 are connected to the set terminal S and the reset terminal R of the R-S flip-flop 17 as a selection circuit.
is input to. The R-S flip-flop 17 is a flip-flop that operates in a high (H) active state as shown in FIG.
and two NAND gates 17c and 17d. As is well known, the truth table of this R-S flip-flop 17 is as follows.

【表】 なお、Q_-1，_-1は一つ前の出力状態を示す。
このＲ−Ｓフリツプフロツプ１７の各出力端子
Ｑ，Ｑから出力される出力信号はそれぞれ遅延回
路１８ａ，１８ｂを介してオアゲート１９のそれ
ぞれの入力端子へ入力されると共に、各アドレス
制御バスバツフア１６ａ，１６ｂの各ゲート端子
Ｇへ印加される。オアゲート１９の出力信号は単
安定回路２０の一方の入力端子へ入力され、単安
定回路２０の他方の入力端子には、アドレス制御
バスバツフア１６ａ，１６ｂを介して出力される
前記読出し書込み信号ｅがアンドゲート２１を介
して入力されている。このアンドゲート２１の他
方の入力端子に各CPU１１ａ，１１ｂの端子DS
から各アドレス制御バスバツフア１６ａ，１６ｂ
を介して出力されるデータストローブ信号が入力
される。データストローブ信号はRAM１２のチ
ツプセレクト端子CSへ印加される。 単安定回路２０の出力端子から出力される出
力信号は書込み信号ｇとしてRAM１２の読出し
書込み信号入力端子Ｒ／へ入力される。さら
に、単安定回路２０の他方の出力端子Ｑから出力
される出力信号はフリツプフロツプ２２の一方の
入力端子へ入力される。このフリツプフロツプ２
２の他方の入力端子には前記データストローブ信
号が入力され、出力信号ｈはオアゲート２３の一
方の入力端子へ入力される。このオアゲート２３
の他方の入力端子に前記読出し書込み信号ｅとデ
ータストローブ信号の論理積を算出するアンドゲ
ート２４の出力信号ｊが入力される。オアゲート
２３の出力信号は各アンドゲート２５ａ，２５ｂ
を介して各CPU１１ａ，１１ｂのREADY信号
入力端子へ入力される。 このように構成されたコンピユータシステムの
共用記憶部の制御回路の動作説明を第５図および
第６図のタイムチヤートを用いて行なう。 第５図はマイクロコンピユータ１０ａが共用の
RAM１２に対するデータの書込みを実行する場
合の各部の信号を示すものである。図示するよう
に、時刻ｔ１にてマイクロコンピユータ１０ａの
CPU１１ａからRAM１２に対する使用のロー(L)
アクテイブの要求信号ｂを出力したとしても、マ
イクロコンピユータ１０ｂのCPU１１ｂから先
にRAM１２を使用するロー(L)アクテイブの要求
信号ａが出力されていた場合、選択回路としての
Ｒ−Ｓフリツプフロツプ１７の出力端子Ｑから出
力される出力信号ｃはCPU１１ｂからの要求信
号ａが立上がるまでの持ち時間Ｔ１だけ遅れて時
刻ｔ２にて立下がる。この出力信号ｃは遅延回路
１８ａでさらに時間Ｔ２だけ遅延され、時刻ｔ３
にて立下がる信号ｄとなり、オアゲート１９を介
して単安定回路２０へ入力される。なお、上記遅
れ時間Ｔ２はCPU１１ａのRAM１２に対するア
クセス時間を保証するために設けられている。 アドレス制御バスバツフア１６ａは遅延回路１
８ａの出力信号ｄ立下がり時刻ｔ３同期して導通
される。したがつて、CPU１１ａからアドレス
制御バスバツフア１６ａを介して出力される読出
し書込み信号ｅは時刻ｔ３にて書込みを示すＬレ
ベルに立下がる。Ｒ−Ｓフリツプフロツプ１７か
ら出力される出力信号ｃがアドレス制御バスバツ
フア１４ａの制御端子Ｇにすでに入力されている
ので、アドレス制御バスバツフア１４ａは、DIR
端子に入力される前記読出し書込み信号ｅの立下
がり時刻ｔ３に同期して導通される。しかして、
CPU１１ａのアドレス端子Ａおよびデータ端子
Ｄはそれぞれアドレスバス１５ａ、データバス１
３ａを介してRAM１２に接続される。 アドレス制御バスバツフア１６ａが導通する
と、アンドゲート２１の一端に入力されるCPU
１１ａから出力されるデータストローブ信号がＨ
レベルとなり、他端に入力される読出し書込み信
号ｅがＬレベルになるので、アンドゲート２１の
出力信号ｆはＨレベルとなる。したがつて、単安
定回路２０が作動し、出力端子から図示するよ
うに、立下がり時刻ｔ４が時刻ｔ３より40〜50ns
の時間Ｔ３だけ遅れ、前記読出し書込み信号ｅの
パルス幅より短いパルス幅Ｔ４のＬレベルの信号
ｇが出力される。そして、この信号が書込み信号
ｇとしてRAM１２の読出し書込み信号入力端子
Ｒ／へ入力される。したがつて、RAM１２は
信号ｇが立下がる時刻ｔ４から信号９が立下がる
時刻ｔ５までの時間Ｔ４だけ書込み可能状態とな
る。この時間Ｔ４の間にCPU１１ａからの指令
に基づいて例えば８ビツト又は16ビツトの単位デ
ータがRAM１２へ書込まれる。上記信号ｇが書
込み状態を示すＬレベルのパルス幅Ｔ４はRAM
１２へ上記単位データを書込むに要する時間を考
慮して単安定回路２０にて設定されている。 単安定回路２０の他方の出力端子Ｑからの出力
信号および前記データストローブ信号が入力され
たフリツプフロツプ２２からは、図示するよう
に、単安定回路２０からの信号の立上がり時刻ｔ
５に同期して立下がり、データストローブ信号の
立下がり時刻ｔ６に同期して立下がるパルス幅Ｔ
５の信号ｈが出力される。この信号ｈはオアゲー
ト２３介してアンドゲート２５ａ，２５ｂの一方
の入力端子へ印加される。アンドゲート２５ａの
他方の入力端子には遅延回路１８ａのＬレベルの
出力信号ｄが印加されているので、上記フリツプ
フロツプ２２の出力信号ｈは、READY信号ｉと
してCPU１１ａのREADY信号入力端子へ入力
される。なお、READY信号ｉのＬレベル状態時
間Ｔ５はCPU１１ａがREADY信号ｉを受信し
た後の処理時間に費やされる。したがつて、
CPU１１ａは共用のRAM１２を時刻ｔ２から時
刻ｔ６まで専有し、時刻ｔ４から時刻ｔ５までの
時間Ｔ４にてデータを書込むことになる。 なお、各CPU１１ａ，１１ｂから同一タイミ
ングで要求信号ｂ，ａが出力された場合、Ｒ−Ｓ
フリツプフロツプ１７の出力端子Ｑが０になるか
１になるかを予測できない。しかし、出力端子Ｑ
が０となつた場合、先にCPU１１ａの要求を処
理し、その後、CPU１１ｂの要求が処理される。
また、出力端子Ｑが１となつた場合、先にCPU
１１ｂの要求を処理し、その後CPU１１ａの要
求が処理される。 つまり、処理順の差は生じるが、必ず各CPU
１１ａ，１１ｂ要求は処理され、アドレスバス、
データバスの競合は生じない。 第６図はマイクロコンピユータ１０ａが共用の
RAM１２に対するデータの読出しを実行する場
合の各部の信号を示すものである。各CPU１１
ａ，１１ｂからCPU１２に対する使用の要求信
号ｂ，ａが出力されてからアドレス制御バスバツ
フア１６ａ、アドレス制御バスバツフア１４ａが
導通するまでの動作は第５図の書込み動作の場合
と同じであるので説明を省略する。 読み出しの場合、CPU１１ａからアドレス制
御バスバツフア１６ａを介して出力される読出し
書込み信号ｅは常にＨレベルのままである。した
がつて、アンドゲート２１は成立せず、出力信号
ｆはＬレベルのままであるので、単安定回路２０
は作動しない。その結果、単安定回路２０の出力
端子から出力される信号ｇはＨレベルを維持す
る。このＨレベルの信号ｇが読出し書込み信号入
力端子Ｒ／へ入力されたRAM１２は時刻ｔ３
から時刻ｔ６まてでの時間Ｔ６だけデータ読出し
可能状態となる。 単安定回路２０が作動しないので、フリツプフ
ロツプ２２も作動しない。しかし、CPU１１ａ
からアドレス制御バスバツフア１６ａを介して出
力されたデータストローブ信号およびＨレベルの
読出し書込み信号ｅが入力されるアンドゲート２
４は成立するので、アンドゲート２４の出力信号
ｊはオアゲート２３を介してアンドゲート２５
ａ，２５ｂへ印加される。その結果、アンドゲー
ト２５ａから時刻ｔ３から時刻ｔ６の間がＬレベ
ルのREADY信号ｉがCPU１１ａのREADY信号
入力端子へ入力される。したがつて、CPU１１
ａは共用のRAM１２を時刻ｔ２から時刻ｔ６ま
で専有し、時刻ｔ３から時刻ｔ６までの時間Ｔ６
にてデータを読出すことになる。 なお、CPU１１ｂがRAM１２に対して書込み
動作又は読み出し動作を実行する場合の各部の信
号はCPU１１ａの場合と同じであるので、説明
を省略する。 このように構成されたコンピユータシステムで
あれば、各マイクロコンピユータ１０ａ，１０ｂ
が共用のRAM１２を使用しようとする要求信号
ｂ，ａを出力したとしても、選択回路としてのＲ
−Ｓフリツプフロツプ１７にて後に出力された要
求信号が先の要求信号に対する書込み又は読出し
処理が終了するまで自動的に待たされ、処理が終
了した時点で待たされていた要求信号に対する処
理が実行される。したがつて、従来のコンピユー
タシステムのように共用のRAM７を使用するた
めにマイクロコンピユータ１ａ，１ｂ間で信号の
授受を行なう必要なく、これら信号の授受を含む
プログラムを実行する必要ない。その結果、書込
み読出し指令が外部から入力されてから実際に
RAM１２に対するデータの書込み読出しが実行
されるまでに要する時間を短縮でき、コンピユー
タシステム全体の処理速度を増大することができ
る。 また、書込み動作時において、単安定回路２０
にてRAM１２の読出し書込み信号入力端子Ｒ／
Ｗへ入力するＬレベルの書込み信号ｇのパルス幅
Ｔ４をアドレス制御バスバツフア１６ａを介して
CPU１１ａから出力される読出し書込み信号ｅ
のパルス幅より短く設定している。また、書込み
時に単安定回路２０の立上がり特性を利用して
RAM１２へ入力する前記信号ｇの立下がり時刻
ｔ４を読出し書込み信号ｅの立下がり時刻ｔ３よ
りも、40〜50nsほど遅れるように設定しているの
で、データの書込みエラーを抑制できる。 以上説明したように本発明によれば、共用
RAMに対する書込み読出しを制御する制御回路
を選択回路、切換回路、単安定回路、パルス発生
回路等の論理回路で構成することによつて、デー
タ処理速度を向上できる。また、使用しているマ
イクロコンピユータおよび共用RAMの特性等を
考慮して、共用RAMにデータを書込むタイミン
グを遅らせ、さらに書き込み時間を単安定回路の
時定数を調整することによつて最適値に設定でき
るので、共用RAMに対するデータの書込み読出
しを確実に実行できる。[Table] Note that Q _-1 and _-1 indicate the previous output state.
The output signals outputted from the output terminals Q and Q of this R-S flip-flop 17 are inputted to the respective input terminals of the OR gate 19 via delay circuits 18a and 18b, respectively, and are also input to the respective input terminals of the OR gate 19 through the respective delay circuits 18a and 18b. Applied to each gate terminal G. The output signal of the OR gate 19 is input to one input terminal of a monostable circuit 20, and the read/write signal e outputted via the address control bus buffers 16a and 16b is input to the other input terminal of the monostable circuit 20. It is input via gate 21. The other input terminal of this AND gate 21 is connected to the terminal DS of each CPU 11a, 11b.
to each address control bus buffer 16a, 16b.
A data strobe signal output through the input terminal is input. The data strobe signal is applied to the chip select terminal CS of RAM 12. The output signal output from the output terminal of the monostable circuit 20 is input as the write signal g to the read/write signal input terminal R/ of the RAM 12. Further, the output signal outputted from the other output terminal Q of the monostable circuit 20 is inputted to one input terminal of the flip-flop 22. This flipflop 2
The data strobe signal is input to the other input terminal of the OR gate 23, and the output signal h is input to one input terminal of the OR gate 23. This or gate 23
An output signal j of an AND gate 24 for calculating the logical product of the read/write signal e and the data strobe signal is input to the other input terminal of the . The output signal of the OR gate 23 is the output signal of each AND gate 25a, 25b.
The signal is inputted to the READY signal input terminal of each CPU 11a, 11b via. The operation of the control circuit of the shared storage section of the computer system configured as described above will be explained using the time charts shown in FIGS. 5 and 6. Figure 5 shows that the microcomputer 10a is shared.
It shows the signals of each part when writing data to the RAM 12. As shown in the figure, at time t1, the microcomputer 10a
Low (L) usage from CPU11a to RAM12
Even if the active request signal b is output, if the low (L) active request signal a that uses the RAM 12 is output from the CPU 11b of the microcomputer 10b first, the output of the R-S flip-flop 17 as a selection circuit is The output signal c output from the terminal Q falls at time t2 with a delay of time T1 until the request signal a from the CPU 11b rises. This output signal c is further delayed by a time T2 in the delay circuit 18a, and is then delayed at a time t3.
The signal d falls at , and is input to the monostable circuit 20 via the OR gate 19 . Note that the delay time T2 is provided to ensure the access time of the CPU 11a to the RAM 12. Address control bus buffer 16a is delay circuit 1
It is made conductive in synchronization with the fall time t3 of the output signal d of 8a. Therefore, the read/write signal e outputted from the CPU 11a via the address control bus buffer 16a falls to the L level indicating writing at time t3. Since the output signal c output from the R-S flip-flop 17 has already been input to the control terminal G of the address control bus buffer 14a, the address control bus buffer 14a
It is made conductive in synchronization with the fall time t3 of the read/write signal e input to the terminal. However,
Address terminal A and data terminal D of CPU 11a are address bus 15a and data bus 1, respectively.
It is connected to the RAM 12 via 3a. When the address control bus buffer 16a becomes conductive, the CPU input to one end of the AND gate 21
The data strobe signal output from 11a is H.
Since the read/write signal e inputted to the other end becomes the L level, the output signal f of the AND gate 21 becomes the H level. Therefore, the monostable circuit 20 is activated, and as shown in the figure, the falling time t4 is 40 to 50 ns shorter than the time t3 from the output terminal.
is delayed by a time T3, and an L level signal g having a pulse width T4 shorter than the pulse width of the read/write signal e is output. This signal is then input to the read/write signal input terminal R/ of the RAM 12 as the write signal g. Therefore, the RAM 12 is in a writable state for a time T4 from time t4 when the signal g falls to time t5 when the signal 9 falls. During this time T4, unit data of, for example, 8 bits or 16 bits is written into the RAM 12 based on a command from the CPU 11a. The pulse width T4 of the L level in which the signal g indicates the write state is the RAM
This is set in the monostable circuit 20 in consideration of the time required to write the unit data to 12. As shown in the figure, the output signal from the other output terminal Q of the monostable circuit 20 and the flip-flop 22 to which the data strobe signal is input are output at the rise time t of the signal from the monostable circuit 20.
Pulse width T that falls in synchronization with 5 and falls in synchronization with falling time t6 of the data strobe signal.
5 signal h is output. This signal h is applied via the OR gate 23 to one input terminal of the AND gates 25a and 25b. Since the L level output signal d of the delay circuit 18a is applied to the other input terminal of the AND gate 25a, the output signal h of the flip-flop 22 is inputted as the READY signal i to the READY signal input terminal of the CPU 11a. . Note that the L level state time T5 of the READY signal i is spent in processing time after the CPU 11a receives the READY signal i. Therefore,
The CPU 11a exclusively uses the shared RAM 12 from time t2 to time t6, and writes data during time T4 from time t4 to time t5. Note that if the request signals b and a are output from each CPU 11a and 11b at the same timing, R-S
It is impossible to predict whether the output terminal Q of the flip-flop 17 will become 0 or 1. However, output terminal Q
When becomes 0, the request from the CPU 11a is processed first, and then the request from the CPU 11b is processed.
Also, when the output terminal Q becomes 1, the CPU
The request from CPU 11b is processed, and then the request from CPU 11a is processed. In other words, although there will be differences in the processing order, each CPU will always
11a, 11b requests are processed and the address bus,
No data bus contention occurs. Figure 6 shows that the microcomputer 10a is shared.
It shows the signals of each part when reading data from the RAM 12. Each CPU11
The operation from when the use request signals b and a to the CPU 12 are outputted from a and 11b until the address control bus buffer 16a and the address control bus buffer 14a are made conductive is the same as in the write operation shown in FIG. 5, so the explanation is omitted. do. In the case of reading, the read/write signal e outputted from the CPU 11a via the address control bus buffer 16a always remains at the H level. Therefore, the AND gate 21 is not established and the output signal f remains at L level, so the monostable circuit 20
doesn't work. As a result, the signal g output from the output terminal of the monostable circuit 20 maintains the H level. This H level signal g is input to the read/write signal input terminal R/ of the RAM 12 at time t3.
The state is such that data can be read for a period of time T6 from t6 to time t6. Since monostable circuit 20 does not operate, flip-flop 22 also does not operate. However, CPU11a
AND gate 2 to which the data strobe signal and H-level read/write signal e output from via the address control bus buffer 16a are input.
4 is established, the output signal j of the AND gate 24 is sent to the AND gate 25 via the OR gate 23.
a, 25b. As a result, the READY signal i, which is at L level between time t3 and time t6, is input from the AND gate 25a to the READY signal input terminal of the CPU 11a. Therefore, CPU11
a exclusively uses the shared RAM 12 from time t2 to time t6, and for the time T6 from time t3 to time t6.
The data will be read out. Note that when the CPU 11b executes a write operation or a read operation with respect to the RAM 12, the signals of each part are the same as those of the CPU 11a, so a description thereof will be omitted. In a computer system configured in this way, each microcomputer 10a, 10b
Even if R outputs request signals b and a to use the shared RAM 12, R as a selection circuit
-The request signal outputted later by the S flip-flop 17 is automatically made to wait until the write or read process for the previous request signal is completed, and when the process is completed, the process for the request signal that was kept waiting is executed. . Therefore, there is no need to send and receive signals between the microcomputers 1a and 1b in order to use the shared RAM 7 as in the conventional computer system, and there is no need to execute a program that involves sending and receiving these signals. As a result, after a read/write command is input from the outside, it is actually
The time required to write and read data to and from the RAM 12 can be shortened, and the processing speed of the entire computer system can be increased. Furthermore, during the write operation, the monostable circuit 20
Read/write signal input terminal R/ of RAM12 at
The pulse width T4 of the L-level write signal g input to W is input through the address control bus buffer 16a.
Read/write signal e output from CPU 11a
The pulse width is set shorter than the pulse width of In addition, by using the rising characteristics of the monostable circuit 20 during writing,
Since the fall time t4 of the signal g input to the RAM 12 is set to be delayed by about 40 to 50 ns than the fall time t3 of the read/write signal e, data write errors can be suppressed. As explained above, according to the present invention, the shared
Data processing speed can be improved by configuring a control circuit that controls reading and writing to the RAM from logic circuits such as a selection circuit, a switching circuit, a monostable circuit, and a pulse generation circuit. In addition, the timing of writing data to the shared RAM is delayed, taking into account the characteristics of the microcomputer being used and the shared RAM, and the writing time is adjusted to the optimal value by adjusting the time constant of the monostable circuit. Since the settings can be made, data can be reliably written to and read from the shared RAM.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来の共用記憶部を有したコンピユー
タシステムを示すブロツク構成図、第２図は同コ
ンピユータシステムの記憶部の概略構成図、第３
図は本発明の一実施例に係わるコンピユータシス
テムを示すブロツク構成図、第４図は同コンピユ
ータシステムの共用記憶部の制御回路を示すブロ
ツク構成図、第５図および第６図は同制御回路の
動作を示すタイムチヤート、第７図は同コンピユ
ータシステムに組込まれたフリツプフロツプの回
路図である。 １ａ，１ｂ，１０ａ，１０ｂ……マイクロコン
ピユータ、２ａ，２ｂ，１１ａ，１１ｂ……
CPU、７，１２……RAM（共用記憶部）、１３
ａ，１３ｂ……データバス、１４ａ，１４ｂ……
データ制御バスバツフア、１５ａ，１５ｂ……ア
ドレスバス、１６ａ，１６ｂ……アドレス制御バ
スバツフア、１７……Ｒ−Ｓフリツプフロツプ
（選択回路）、１８ａ，１８ｂ……遅延回路、２０
……単安定回路、２１……アンドゲート（切換回
路）、２２……フリツプフロツプ（パルス発生回
路）、ａ，ｂ……要求信号、ｅ……読出し書込み
信号、ｇ……書込み信号。 Figure 1 is a block configuration diagram showing a computer system having a conventional shared storage unit, Figure 2 is a schematic configuration diagram of the storage unit of the same computer system, and Figure 3 is a block diagram showing a computer system having a conventional shared storage unit.
Figure 4 is a block configuration diagram showing a computer system according to an embodiment of the present invention, Figure 4 is a block configuration diagram showing a control circuit of the shared storage section of the computer system, and Figures 5 and 6 are block diagrams showing the control circuit of the computer system. A time chart showing the operation, and FIG. 7 is a circuit diagram of a flip-flop incorporated in the computer system. 1a, 1b, 10a, 10b...microcomputer, 2a, 2b, 11a, 11b...
CPU, 7, 12...RAM (shared storage), 13
a, 13b...data bus, 14a, 14b...
Data control bus buffer, 15a, 15b... Address bus, 16a, 16b... Address control bus buffer, 17... R-S flip-flop (selection circuit), 18a, 18b... Delay circuit, 20
. . . Monostable circuit, 21 . . . AND gate (switching circuit), 22 . . . Flip-flop (pulse generation circuit), a, b .

Claims (1)

【特許請求の範囲】 １ ２台のマイクロコンピユータ１０ａ，１０ｂ
と、この２台のマイクロコンピユータのための共
用RAM１２と、各マイクロコンピユータからの
メモリリクエスト信号ａ，ｂを受けて一方のマイ
クロコンピユータからのメモリリクエスト信号に
のみに応動し、この応動したメモリリクエスト信
号が終了した後に他方のマイクロコンピユータか
らのメモリリクエスト信号に応動する選択回路１
７とを備えたコンピユータシステムにおいて、 前記選択回路からの出力信号ｃによつて一方の
マイクロコンピユータのアドレスバスライン、デ
ータバスライン及び制御信号を前記共用RAMに
接続する制御バスバツフア１４ａ，１４ｂ，１６
ａ，１６ｂと、 前記選択回路からの出力信号ｃによつて前記制
御バスバツフアから出力された制御信号のうちの
書込み信号ｆのみを出力する切換回路２１と、 この切換回路から出力された書込み信号ｆを受
けて所定時間Ｔ３遅れて一定時間Ｔ４間隔のパル
スを書込み信号ｇとして前記共用RAM１２へ出
力する単安定回路２０と、 この単安定回路から出力される書込み信号の終
了時ｔ５に書込み完了のレデイ信号ｉを前記マイ
クロコンピユータへ出力するパルス発生回路２２
とを備えたコンピユータシステム。[Claims] 1. Two microcomputers 10a, 10b
and a shared RAM 12 for these two microcomputers, which receives memory request signals a and b from each microcomputer and responds only to the memory request signal from one of the microcomputers; selection circuit 1 that responds to a memory request signal from the other microcomputer after
7, control bus buffers 14a, 14b, 16 that connect address bus lines, data bus lines, and control signals of one microcomputer to the shared RAM by the output signal c from the selection circuit;
a, 16b, a switching circuit 21 that outputs only the write signal f of the control signals output from the control bus buffer according to the output signal c from the selection circuit, and a write signal f output from this switching circuit. a monostable circuit 20 which outputs pulses at intervals of a fixed time T4 as a write signal g to the shared RAM 12 after a delay of a predetermined time T3; a pulse generation circuit 22 that outputs the signal i to the microcomputer;
A computer system equipped with