JPH0318958A - Multiprocessor system - Google Patents
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Abstract
Description
【発明の詳細な説明】
技術分野
本発明はマルチプロセッサシステムに関し、特に複数の
プロセッサ間の割込み機能を制御するマルチプロセッサ
システムに関する。TECHNICAL FIELD The present invention relates to multiprocessor systems, and more particularly to multiprocessor systems that control interrupt functions between multiple processors.
従来技術
マルチプロセッサシステムにおけるプロセッサ間通信制
込み送出方法としては、各プロセッサ間に１対１にネッ
トを張って割込み要求プロセッサから直接他プロセッサ
へ割込み要求を送出するか、プロセッサ間をバスによっ
て結合して、このバスを介して他プロセッサに対して割
込み要求を送出する方式がある。Conventional technology In a multiprocessor system, inter-processor communication control transmission methods include establishing a one-to-one net between each processor and transmitting interrupt requests directly from the interrupt requesting processor to other processors, or connecting the processors via a bus. Therefore, there is a method of sending interrupt requests to other processors via this bus.
各プロセッサ間に１対１のネットを張って直接他のプロ
セッサに割込み要求を送出する方法では、プロセッサ台
数（ｎ）とすると、（ｎ−１）組のネットワークと各プ
ロセッサに（Ｎ−１）個の割込み送出ボートが必要とな
り、プロセッサ台数が増大すると、これに比例してハー
ドウェア量が増大し、実現は困難となる。In the method of creating a one-to-one net between each processor and sending interrupt requests directly to other processors, if the number of processors is (n), there are (n-1) sets of networks and each processor (N-1). As the number of processors increases, the amount of hardware increases proportionally, making implementation difficult.
また、バス構造を取る場合には、他プロセッサとのバス
競合の制御を行なう必要があるし、割込み先、または割
込み元（自プロセッサに割込みが発生しない様に）のプ
ロセッサを識別するためにバス上にプロセッサ番号等の
情報を流す必要が有り、バス幅の増大を招き、また制御
が複雑になるという欠点が有る。In addition, when using a bus structure, it is necessary to control bus contention with other processors, and to identify the processor that is the interrupt destination or source (so that an interrupt does not occur to the own processor). It is necessary to send information such as the processor number onto the bus, which increases the bus width and makes control complicated.
更に、他プロセッサに対して割込みを送出するには、プ
ログラム中のプロセッサ開割込み命令によって割込みを
発生させる必要がある。Furthermore, in order to send an interrupt to another processor, it is necessary to generate the interrupt using a processor open interrupt instruction in the program.
この場合、プログラム中の命令によってプロセッサ開割
込みを発生させるため、たとえば複数のプロセッサ間で
同期をとって処理を行なう様なマイクロタスク制御を行
なっているプログラムにおいて、あるプロセッサで例外
が発生したため、同期制御を行なっている他のプロセッ
サを停止させようとしても、例外発生から他プロセッサ
に対して割込みを発生するまでには、ソフトウェアの割
込み処理ルーチンを起動し、どのプロセッサに割込みを
かけるかを判断した後に、他プロセッサに対して割込信
号が送出されることになる。そのため、例外発生から、
他プロセッサを停止させるまでかなりの時間がかかって
しまい、例外発生の原因となった情報が失われてしまう
可能性が高いという欠点がある。In this case, an instruction in the program generates a processor open interrupt, so for example, in a program that is performing microtask control such as synchronizing processing among multiple processors, an exception occurs in one processor, so the synchronization Even if an attempt is made to stop another processor that is currently under control, the software interrupt processing routine must be started and a decision must be made to which processor to interrupt the other processor after the exception occurs. Later, an interrupt signal will be sent to other processors. Therefore, from the occurrence of an exception,
The drawback is that it takes a considerable amount of time to stop other processors, and there is a high possibility that the information that caused the exception to occur will be lost.
発明の目的
本発明の目的は、複数のプロセッサ間の割込み要求の制
御を簡単な構成にて実現することが可能なマルチプロセ
ッサシステムを提供することである。OBJECTS OF THE INVENTION An object of the present invention is to provide a multiprocessor system that can realize control of interrupt requests between a plurality of processors with a simple configuration.
本発明の他の目的は１のプロセッサにおける例外発生か
ら他プロセッサを停止させるまでの時間を短くして、プ
ログラムデバッグを容易にすることが可能なマルチプロ
セッサシステムを提供することを目的とする。Another object of the present invention is to provide a multiprocessor system that can facilitate program debugging by shortening the time from the occurrence of an exception in one processor to stopping other processors.
発明の構成
本発明によるマルチプロセッサシステムは、複数のプロ
セッサから構成されるマルチプロセッサシステムであっ
て、前記プロセッサ各々に、他プロセッサからの割込み
要求を受付ける割込み受信手段と、他プロセッサに対す
る割込みを発生する割込み発生手段とを設け、第１及び
第２の他プロセッサからの少なくとも一方の割込み要求
に応答して前記割込み受信手段へ当該要求を供給する手
段と、前記割込み発生手段及び前記第１の他プロセッサ
からの少なくとも一方の割込み要求に応答して前記第２
の他プロセッサに対して当該要求を供給する手段と、前
記割込み発生手段及び前記第２の他プロセッサからの少
なくとも一方の割込み要求に応答して前記第１の他プロ
セッサに対して当該要求を供給する手段とを含むことを
特徴とする。Composition of the Invention A multiprocessor system according to the present invention is a multiprocessor system composed of a plurality of processors, each of which includes an interrupt receiving means for accepting interrupt requests from other processors, and generating an interrupt for the other processors. an interrupt generating means, means for responding to an interrupt request from at least one of the first and second other processors and supplying the request to the interrupt receiving means; and the interrupt generating means and the first other processor. in response to at least one interrupt request from the second
means for supplying the request to another processor, and supplying the request to the first other processor in response to an interrupt request from at least one of the interrupt generating means and the second other processor; It is characterized by including means.
本発明による他のマルチプロセッサシステムは、複数の
プロセッサから構成されるマルチプロセッサシステムで
あって、前記プロセッサの各々に、自プロセッサ内及び
他プロセッサからの割込み要求を受けて割込み処理を起
動する割込み制御手段と、予め設定可能な割込みマスク
レジスタと、デパックモードであることを示すデパック
モードレジスタと、前記割込み制御手段により割込み処
理が起動されたときに前記デパックモードレジスタがデ
バッグモードを示すとき、他プロセッサに対して割込み
要求を送出する手段と、他プロセッサからの割込み要求
に応答して前記割込みマスクレジスタが割込み受付は状
態を示すときに当該割込み要求を前記割込み制御手段に
対して報告する手段とを設けてなることを特徴とする。Another multiprocessor system according to the present invention is a multiprocessor system composed of a plurality of processors, wherein each of the processors has an interrupt control system that activates interrupt processing in response to interrupt requests within its own processor and from other processors. means, a presettable interrupt mask register, a depack mode register indicating depack mode, and when the depack mode register indicates debug mode when interrupt processing is activated by the interrupt control means. , means for sending an interrupt request to another processor, and reporting the interrupt request to the interrupt control means when the interrupt mask register indicates an interrupt acceptance state in response to an interrupt request from the other processor. It is characterized by comprising means.
実施例
次に、本発明の実施例について図面を参照して説明する
。Embodiments Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例のプロセッサの一部の概略図
である。割込み受信レジスタ１ａは信号線１ａ２．ｌａ
３等によってプロセッサ内の複数のユニット（図示せず
）に接続され、割込み要求を受けつける。また、信号線
１ａｌによってアンド回路５ａに接続される。FIG. 1 is a schematic diagram of a portion of a processor according to an embodiment of the present invention. The interrupt reception register 1a is connected to the signal line 1a2. la
3 and the like to a plurality of units (not shown) in the processor, and receives interrupt requests. Further, it is connected to the AND circuit 5a by a signal line 1al.
プロセッサ開割込み受信レジスタ１ｂは信号線ｌｂｌに
よってアンド回路５ｂに接続される。アンド回路５ａお
よび５ｂは信号線５ａｌおよび５ｂｌを介して割込み原
因レジスタ２ａおよびプロセッサ開割込み受信レジスタ
２ｂに接続される。Processor open interrupt reception register 1b is connected to AND circuit 5b by signal line lbl. AND circuits 5a and 5b are connected to interrupt cause register 2a and processor open interrupt reception register 2b via signal lines 5al and 5bl.
割込み原因レジスタ２ａは信号線２ａｌを介してオア回
路７および８に接続され、プロセッサ間通信側込み原因
レジスタ２ｂは信号線２ｂｌにてオア回路７に接続され
る。Interrupt cause register 2a is connected to OR circuits 7 and 8 via signal line 2al, and interprocessor communication side interrupt cause register 2b is connected to OR circuit 7 via signal line 2bl.
割込みマスクレジスタ３ａは信号線３ａｌにてアンド回
路５ａに、またプロセッサ間通信側込みマスクレジスタ
３ｂは信号線３ｂｌにてアンド回路５ｂに夫々接続され
る。また、デバッグモードレジスタ４は信号線４０１を
介してアンド回路５ｂおよび９に接続される。The interrupt mask register 3a is connected to the AND circuit 5a by a signal line 3al, and the interprocessor communication side input mask register 3b is connected to the AND circuit 5b by a signal line 3bl. Further, debug mode register 4 is connected to AND circuits 5b and 9 via signal line 401.
オア回路７は信号線７０１を介して命令制御ユニット（
図示せず）に接続され、オア回路８は信号線８０１を介
してアンド回路９に接続される。このアンド回路９は信
号線９０１を介してオア回路１０および１１に接続され
る。The OR circuit 7 is connected to the instruction control unit (
(not shown), and the OR circuit 8 is connected to the AND circuit 9 via a signal line 801. This AND circuit 9 is connected to OR circuits 10 and 11 via a signal line 901.
第１のプロセッサ（第２図Ａ）の割込み信号は信号線１
２１を介してオア回路６および１０に接続され、オア回
路１０は信号線１０１を介して第２のプロセッサ（第２
図Ｃ）に接続される。第２のプロセッサ（第２図Ｃ）の
割込み信号は信号線１２２を介してオア回路６および１
１に接続され、オア回路１１は信号線Ｉｌｌを介して第
１のプロセッサ（第２図Ａ）に接続される。オア回路６
は信号線６０１を介してプロセッサ開割込み受信レジス
タ１ｂに接続される。The interrupt signal of the first processor (Fig. 2A) is signal line 1.
21 to the OR circuits 6 and 10, and the OR circuit 10 connects to the second processor (second
Figure C). The interrupt signal of the second processor (FIG. 2C) is transmitted to the OR circuit 6 and 1 via the signal line 122.
1, and the OR circuit 11 is connected to the first processor (FIG. 2A) via the signal line Ill. OR circuit 6
is connected to processor open interrupt reception register 1b via signal line 601.
第２図は各プロセッサ間の接続関係を示した図である。FIG. 2 is a diagram showing the connection relationship between each processor.
Ａは第１のプロセッサ、Ｂは自プロセッサ、Ｃは第２の
プロセッサを夫々示す。A indicates the first processor, B indicates the own processor, and C indicates the second processor.
次に動作の説明を行う。自プロセッサ内の割込、たとえ
ば演算例外やメモリアクセスにより例外割込等は、信号
線１ａ２，１ａ３を介して割込み受信レジスタ１ａに格
納され、割込受は付は可能状態（割込処理中でない等）
であれば、各割込みに対応する割込みマスクレジスタ３
ａのビットと論理積をとって割込み原因レジスタ２ａに
格納される。Next, the operation will be explained. Interrupts within the own processor, such as arithmetic exceptions and exception interrupts caused by memory access, are stored in the interrupt reception register 1a via signal lines 1a2 and 1a3, and interrupt reception is enabled (when no interrupt is being processed). etc)
If so, interrupt mask register 3 corresponding to each interrupt
The logical product is ANDed with the bit of a and stored in the interrupt cause register 2a.
割込マスクレジスタ３ａには、各割込みが受は付は可能
（マスク０ＦＦ）か、無視または保留状態にしておく
（マスクＯＮ）のいずれかの状態がプログラムによって
設定される。いずれかの割込み要求が割込み原因レジス
タ２ａに格納されると、信号線７０１を介して命令制御
ユニットに対し割込処理の開始要求が送出され、命令制
御ユニットでは、現在処理中のプロセスの処理を中断し
割込処理を行なう。The interrupt mask register 3a indicates whether each interrupt can be accepted (mask 0FF), ignored or left on hold.
(Mask ON) is set by the program. When any interrupt request is stored in the interrupt cause register 2a, a request to start interrupt processing is sent to the instruction control unit via the signal line 701, and the instruction control unit starts processing of the process currently being processed. Interrupt and perform interrupt processing.
ここまでは通常の割込制御であるが、この時デバッグモ
ードレジスタ４がＯＮ状態であれば、該割込処理開始要
求がアンド回路９で有効化され、オア回路１０．１１を
介して２つの他プロセッサへ通知される。この時、他プ
ロセッサに対して割込が通知される原因となる割込み原
因レジスタ２ａのビットは、ある特定の割込みに限定し
ても良い。Up to this point, it is normal interrupt control, but if the debug mode register 4 is in the ON state at this time, the interrupt processing start request is enabled in the AND circuit 9, and the two Other processors are notified. At this time, the bit of the interrupt cause register 2a that causes the interrupt to be notified to other processors may be limited to a certain specific interrupt.
割込み信号が通知された他のプロセッサも同様の構成を
持っており、また、各プロセッサのプロセッサ間割込通
知信号１０１，１１１は第２図に示す様に、それぞれ隣
接する左右のプロセッサ間割込受信信号１２１．１２２
に接続され、それぞれオア回路１０．１１を介してその
隣りのプロセッサへと伝搬して行くようになっている。The other processors to which the interrupt signal has been notified have similar configurations, and the inter-processor interrupt notification signals 101 and 111 of each processor correspond to the adjacent left and right inter-processor interrupts, respectively, as shown in FIG. Received signal 121.122
The signals are connected to the respective processors 10 and 11, and are propagated to the adjacent processors via respective OR circuits 10 and 11.
すなわち、あるプロセッサで発生したプロセッサ間割込
信号は、２つのネットを介してそれぞれ左右の全プロセ
ッサに対してブロードキャストされる。他のプロセッサ
で同時にプロセッサ間割込信号が発生しても、オア回路
１０．１１で論理和がとられて伝搬される。That is, an inter-processor interrupt signal generated in a certain processor is broadcast to all left and right processors via two nets. Even if inter-processor interrupt signals occur simultaneously in other processors, the OR circuits 10 and 11 calculate the logical sum and propagate the signal.
信号線１２１．１２２を介して通知されたプロセッサ間
割込信号は、オア回路６で１本にまとめられてプロセッ
サ間割込受信レジスタ１ｂに格納される。The inter-processor interrupt signals notified via the signal lines 121 and 122 are combined into one by the OR circuit 6 and stored in the inter-processor interrupt reception register 1b.
このとき、デバッグモードレジスタ４がＯＮ状態を示し
、プロセッサ開割込みマスクレジスタ３ｂがＯＦＦ状態
を示すとき、この割込みは受は付けられ、プロセッサ開
割込み原因レジスタ２ｂに格納され、他の割込原因レジ
スタと同様に論理和がとられて命令制御ユニットに対し
て割込み処理要求が発せられる。ただし、他プロセッサ
に対するプロセッサ開割込みは発生されない。At this time, when the debug mode register 4 indicates the ON state and the processor open interrupt mask register 3b indicates the OFF state, this interrupt is accepted and stored in the processor open interrupt cause register 2b, and other interrupt cause registers Similarly, the logical sum is calculated and an interrupt processing request is issued to the instruction control unit. However, processor open interrupts to other processors are not generated.
また、プロセッサ開割込みマスクがＯＮの時は、鎖側込
みは保留され、プロセッサ開割込み受信レジスタ１ｂに
ホールドされる。さらに、デバッグモードレジスタＯＦ
Ｆでプロセッサ間通信側込みマスクＯＦＦ時には、該プ
ロセッサ開割込みは無視される。Furthermore, when the processor open interrupt mask is ON, the chain side input is suspended and held in the processor open interrupt reception register 1b. Furthermore, the debug mode register OF
When the inter-processor communication side interrupt mask is OFF in F, the processor open interrupt is ignored.
プロセッサ開割込みマスクレジスタ３ｂおよびデバッグ
モードレジスタ４は、マイクロタスク等のプロセッサ間
で同期制御をすることが必要なタスクの各プロセッサへ
のディスパッチ時に、各プロセッサのプロセッサステー
タスワード（ＰＳＶ）の一部として設定される。すなわ
ち、マイクロタスク内で例外が発生した様なケースを検
証したい場合、タスク内でのデバッグモードレジスタ４
をＯＮ１プロセッサ間割込みマスクをＯＦＦとすること
で、同じタスクを処理している他のプロセッサも、例外
発生と同時に停止（割込み処理に入る）させることが出
来る。また、タスク内でＯ８等に処理が返ってしまった
様な場合には、プロセッサ間通信マスクレジスタがＯＮ
状態であるため割込みは保留され、マイクロタスクに処
理がもどったところで割込みが発生されることとなる。The processor open interrupt mask register 3b and the debug mode register 4 are used as part of the processor status word (PSV) of each processor when a task such as a microtask that requires synchronized control between processors is dispatched to each processor. Set. In other words, if you want to verify a case where an exception occurs within a microtask, use the debug mode register 4 within the task.
By setting the ON1 inter-processor interrupt mask to OFF, other processors processing the same task can also be stopped (enter interrupt processing) at the same time as the exception occurs. Also, if processing returns to O8 etc. within a task, the inter-processor communication mask register is turned ON.
Because of this state, the interrupt is put on hold, and an interrupt is generated when processing returns to the microtask.
この様に、自プロセッサの他プロセッサへの割込要求を
隣接する２つの他プロセッサの割込要求とそれぞれ論理
和をとって割込要求元と逆側のプロセッサとに送出する
と共に、２つの他プロセッサからの割込み要求の論理和
をとって自プロセッサに割込み要求を発生させる構造を
もたせ、これを隣りどうし結合することによって、２つ
の割込要求送出ボートと、２つの割込受信ボートと簡単
なハードウェア構成でプロセッサ開割込みをブロードキ
ャスト（放送）することができ、プロセッサ間割込制御
回路のハードウェア量および制御の複雑さを削減できる
ことになる。In this way, an interrupt request to another processor of the own processor is logically ORed with the interrupt request of two adjacent other processors and sent to the processor on the opposite side of the interrupt request source. By providing a structure that generates an interrupt request for its own processor by calculating the logical OR of interrupt requests from the processor, and by combining these adjacently, it is possible to create two interrupt request sending ports and two interrupt receiving ports. It is possible to broadcast processor open interrupts using the hardware configuration, and the amount of hardware and control complexity of the inter-processor interrupt control circuit can be reduced.
また、複数のプロセッサで同期制御を行なっている場合
に、各プロセッサのデバッグモードレジスタをＯＮ、プ
ロセッサ開割込みマスクレジスタをＯＦＦに設定するこ
とにより、あるプロセッサで例外が発生した場合、はと
んど同時に同時制御を行なっている他のプロセッサを停
止させることが出来、マイクロタスク、マルチタスク等
、複数のプロセッサを利用するプログラムにおいて、不
正な動作が行なわれた直後の状態を保持することが出来
るため、プログラムのデバッグを容易にすることができ
る。In addition, when performing synchronous control with multiple processors, by setting the debug mode register of each processor to ON and the processor open interrupt mask register to OFF, if an exception occurs in a certain processor, you can easily It is possible to stop other processors that are under simultaneous control, and it is possible to maintain the state immediately after an illegal operation is performed in programs that use multiple processors, such as microtasking and multitasking. , which can facilitate program debugging.
発明の効果
斜上の如く、本発明によれば、簡単な構成でプロセッサ
間の割込み要求の制御を実現できるという効゛果がある
。Advantages of the Invention As described above, according to the present invention, there is an effect that control of interrupt requests between processors can be realized with a simple configuration.
第１図は本発明の実施例のブロック図、第２図は第１図
の実施例を適用したマルチプロセッサシステムのブロッ
ク図である。
主要部分の符号の説明
Ａ−Ｃ・・・・・・プロセッサ
ｌａ、ｌｂ・・・・・・割込み受信レジスタ２ａ、２ｂ
・・・・・・割込み原因レジスタ３ａ、３ｂ・・・・・
・割込みマスクレジスタ４・・・・・・デバッグモード
レジスタ６〜１１・・・・・オア回路FIG. 1 is a block diagram of an embodiment of the present invention, and FIG. 2 is a block diagram of a multiprocessor system to which the embodiment of FIG. 1 is applied. Explanation of symbols of main parts A-C...Processors la, lb...Interrupt reception registers 2a, 2b
...Interrupt cause registers 3a, 3b...
・Interrupt mask register 4...Debug mode registers 6 to 11...OR circuit
Claims (2)
サシステムであって、前記プロセッサ各々に、他プロセ
ッサからの割込み要求を受付ける割込み受信手段と、他
プロセッサに対する割込みを発生する割込み発生手段と
を設け、第１及び第２の他プロセッサからの少なくとも
一方の割込み要求に応答して前記割込み受信手段へ当該
要求を供給する手段と、前記割込み発生手段及び前記第
１の他プロセッサからの少なくとも一方の割込み要求に
応答して前記第２の他プロセッサに対して当該要求を供
給する手段と、前記割込み発生手段及び前記第２の他プ
ロセッサからの少なくとも一方の割込み要求に応答して
前記第１の他プロセッサに対して当該要求を供給する手
段とを含むことを特徴とするマルチプロセッサシステム
。(1) A multiprocessor system consisting of a plurality of processors, each of which is provided with an interrupt receiving means for accepting an interrupt request from another processor, and an interrupt generating means for generating an interrupt for the other processor. means for supplying the interrupt request to the interrupt receiving means in response to at least one of the interrupt requests from the first and second other processors; means for supplying the request to the second other processor in response; and means for supplying the request to the first other processor in response to at least one of the interrupt requests from the interrupt generating means and the second other processor. and means for supplying the request.
サシステムであって、前記プロセッサの各々に、自プロ
セッサ内及び他プロセッサからの割込み要求を受けて割
込み処理を起動する割込み制御手段と、予め設定可能な
割込みマスクレジスタと、デバッグモードであることを
示すデバッグモードレジスタと、前記割込み制御手段に
より割込み処理が起動されたときに前記デバッグモード
レジスタがデバッグモードを示すとき、他プロセッサに
対して割込み要求を送出する手段と、他プロセッサから
の割込み要求に応答して前記割込みマスクレジスタが割
込み受付け状態を示すときに当該割込み要求を前記割込
み制御手段に対して報告する手段とを設けてなることを
特徴とするマルチプロセッサシステム。(2) A multiprocessor system consisting of a plurality of processors, each of which has an interrupt control means that starts interrupt processing in response to interrupt requests within its own processor and from other processors, and which can be set in advance. an interrupt mask register; a debug mode register indicating that the mode is in debug mode; and when the debug mode register indicates the debug mode when interrupt processing is activated by the interrupt control means, an interrupt request is sent to another processor. and means for reporting the interrupt request to the interrupt control means when the interrupt mask register indicates an interrupt acceptance state in response to an interrupt request from another processor. multiprocessor system.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1152574A JPH07120343B2 (en) | 1989-06-15 | 1989-06-15 | Multiprocessor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1152574A JPH07120343B2 (en) | 1989-06-15 | 1989-06-15 | Multiprocessor system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0318958A true JPH0318958A (en) | 1991-01-28 |
| JPH07120343B2 JPH07120343B2 (en) | 1995-12-20 |
Family
ID=15543453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1152574A Expired - Lifetime JPH07120343B2 (en) | 1989-06-15 | 1989-06-15 | Multiprocessor system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120343B2 (en) |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH07120343B2 (en) | 1995-12-20 |
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