JPH07311734A - Contention control method for common bus use - Google Patents

Abstract

PURPOSE:To eliminate the state wherein the time of bus use by a CPU that a bus use request signal reaches first becomes long and the time for which a CPU that the signal reaches later waits become very long as to the control system for first-come priority in the case of a contention between common bus use requests of plural CPUs. CONSTITUTION:In the contention control method in which a use acknowledge signal according to first-come priority is sent out when signals from two CPUs requesting the use of a common bus contention with each other, a 1st mask circuit 1 which passes the first-coming signal XCS 1 from the CPU 1 requesting the use of the common bus for the 1st time, but does not pass it when an acknowledge signal XACK 2 is sent out for the later-coming bus use request signal XCS 2 from the CPU 2, and a 2nd mask circuit 2 which does not pass the bus use acknowledge signal XACK 2 to the later-arrival CPU 2 with the bus use acknowledge signal XACK 1 to the first-arrival CPU 1, are provided.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、複数のＣＰＵが選択的
に共通バスを使用し制御対象のメモリやI/O等を制御す
る際に、複数のＣＰＵが発した共通バスの使用要求信号
が競合した時に、先着優先で制御するバス制御の制御方
法に関する。このバス使用の競合制御方法としては、先
着優先ではあるが要求信号が先着したＣＰＵの共通バス
の使用時間が長くならず，後着のＣＰＵが待たされる時
間が余り大きくならない事が必要である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a common bus use request signal issued by a plurality of CPUs when a plurality of CPUs selectively use the common bus to control memory or I / O to be controlled. The present invention relates to a bus control control method that controls first-come-first-served when there is a conflict. As a contention control method for this bus use, it is necessary that the common signal bus of the first-arriving CPU for the request signal does not become long, and the later-arriving CPU does not wait too long.

【０００２】[0002]

【従来の技術】一般に、図11のａに示す如く、ＣＰＵが
バスＢＵＳを制御する BUS制御部により, 該ＢＵＳに接
続された例えばメモリM にデータを書き込み/ 読み出す
ような構成の場合は、図11のｂのバスサイクル図に示す
如く、ＣＰＵから BUS制御部へ出力されるシステムクロ
ックCPCKの１クロックが H,Lの３クロック分に相当する
直列に６個の状態(State) 信号 S0,S1,S2─S5により行
われる。先ず、ＣＰＵはメモリM に対してアクテイブ化
のチップセレクト信号XCS を, 最初の状態信号S0の立ち
下がりで、例えば状態"H" から"L" になる信号として出
力する。次に BUS制御部が、次のS2の立ち上がりで、該
チップセレクト信号XCS の状態"L" を検出した時は該Ｃ
ＰＵに対してバスＢＵＳの使用を許可する"H" から"L"
になるアクノリッジ信号XACKを出力する。次にＣＰＵ
は、S2の立ち下がりで、該アクノリッジ信号XACKの状態
"L" を認識し、次のS4の立ち下がりで、リードXRD/ライ
トXWR信号を立ち上げて、メモリM にデータの書込み/
読出しを行う。以上の説明の様に、ＣＰＵから BUS制御
部へ出力されるシステムクロックCPCKの３クロック分
が、ＣＰＵの一回のバス使用を表す１バスサイクルとな
る。2. Description of the Related Art Generally, as shown in FIG. 11A, in the case of a configuration in which a CPU writes / reads data to / from, for example, a memory M connected to a BUS by a BUS controller, As shown in the bus cycle diagram of 11b, one system clock CPCK output from the CPU to the BUS control unit corresponds to three H and L clocks, and six state signals S0 and S1 are connected in series. , S2-S5. First, the CPU outputs the active chip select signal XCS to the memory M, for example, as a signal which changes from the state "H" to "L" at the first fall of the state signal S0. Next, when the BUS control unit detects the state "L" of the chip select signal XCS at the next rising of S2, the C
Allow the use of bus BUS to PU "H" to "L"
Output an acknowledge signal XACK. Next CPU
Is the state of the acknowledge signal XACK at the falling edge of S2
Recognize "L", and at the next falling edge of S4, raise the read XRD / write XWR signal to write / write data to the memory M.
Read out. As described above, 3 clocks of the system clock CPCK output from the CPU to the BUS control unit is 1 bus cycle representing one CPU use of the bus.

【０００３】次に、BUS 制御部が２個のＣＰＵからのバ
ス使用要求信号を先着優先で処理する競合制御の場合
に、先着ＣＰＵが共通バスを使用している時は、後着の
ＣＰＵを待たせるウェイト動作について説明する。図11
のｃのウェイト動作の説明図を参照し、BUS 制御部が、
ＣＰＵからの前述の如くシステムクロックCPCKの最初の
状態信号S0の立ち下がりで送出された状態"H" から"L"
になるチップセレクト信号XCS が先着のＣＰＵより後に
到着すると、該後着ＣＰＵへのバス使用許可のアクノリ
ッジ信号XACKの返送は、システムクロックCPCKの１クロ
ック分の時間を１ウェイト(SW=H+L)として遅延させる。
すると、後着ＣＰＵは該ウェイトSWの Hから Lへの立ち
下がりでアクノリッジ信号XACKの状態"H" を認識する。
この場合、次のS2の立ち下がりで、再度、該許可信号XA
CKの状態H/Lを確認し状態"L" ならば、次のS4の立ち下
がりで, XRD/XWR 信号を立ち上げて、メモリにデータの
リード/ ライトを行う。以上の動作のシステムクロック
CPCKの全体で４クロック分が、１個のウェイトSWが挿入
された場合の後着ＣＰＵの１バスサイクルとなる。Next, in the case of contention control in which the BUS control unit processes the bus use request signals from the two CPUs on a first-come-first-served basis, when the first-arriving CPU uses the common bus, the last-arriving CPU is selected. The wait operation to be kept waiting will be described. Figure 11
Referring to the illustration of the wait operation of c, the BUS control unit
As mentioned above, the status "H" to "L" sent from the CPU at the falling edge of the first status signal S0 of the system clock CPCK.
When the chip select signal XCS becomes, which arrives after the first-arriving CPU, the acknowledge signal XACK for the bus use permission is returned to the later-arriving CPU for one wait time (SW = H + L) for one clock of the system clock CPCK. ) As a delay.
Then, the late arrival CPU recognizes the state "H" of the acknowledge signal XACK at the fall of the wait SW from H to L.
In this case, at the next fall of S2, the permission signal XA
If the CK status H / L is checked and the status is "L", the XRD / XWR signal is raised at the next falling edge of S4 to read / write data to the memory. System clock for the above operations
A total of four clocks of CPCK is one bus cycle of the last-arriving CPU when one wait SW is inserted.

【０００４】同様に、図示しないが、BUS 制御部で、Ｃ
ＰＵへのバス使用許可信号XACKの送出の遅延を，システ
ムクロックCPCKのｎクロック分とすると、ｎ個のウェイ
トSWが挿入された場合の後着ＣＰＵがバスを１回使用す
る１バスサイクルとなる。Similarly, although not shown, in the BUS control unit, C
If the delay of sending the bus use permission signal XACK to the PU is set to n clocks of the system clock CPCK, it becomes one bus cycle in which the later-arriving CPU uses the bus once when n wait SWs are inserted. .

【０００５】以上のＣＰＵのバス使用の基本動作の知識
を基礎として、２個のＣＰＵが選択的に共通バスを使用
し制御対象の例えばメモリに複数n のデータの書込み／
読出しをする際に、先着優先で制御する従来の共通バス
の競合制御方式を説明する。図２のシステム全体の構成
図と図12の２個のＣＰＵのバス使用の競合動作の説明図
とを参照し、バス使用要求信号XCS1が先着したＣＰＵ１
が、共通バスＢＵＳＣ上のメモリM に対し複数n のデー
タ1 〜データn をリード/ ライトしている時に、バス使
用要求信号XCS2が後着したＣＰＵ２が、同じメモリM に
対して複数n のデータ1 〜データn をリード/ ライトす
るには、図12の動作説明図に示す如く、後着のＣＰＵ２
は、先着ＣＰＵ１のデータ1 〜データn の処理が全て終
了する迄、ｎ個のウェイトSWを挿入したｎバスサイクル
だけ、自ＣＰＵ２のデータ1 〜データn の処理を待たな
ければならなかった。Based on the above knowledge of the basic operation of CPU use of the bus, two CPUs selectively use a common bus to write / n write a plurality of n data to, for example, a memory to be controlled.
A conventional common bus contention control method for controlling read-out first priority will be described. Referring to the configuration diagram of the entire system of FIG. 2 and the explanatory diagram of the competing operation of the bus usage of the two CPUs of FIG. 12, the CPU 1 for which the bus usage request signal XCS1 arrives first
However, while reading / writing a plurality n of data 1 to data n from / to the memory M on the common bus BUSC, the CPU2, which received the bus use request signal XCS2 afterwards, sends a plurality of n data to the same memory M. In order to read / write 1 to data n, as shown in the operation explanatory diagram of FIG.
Must wait for the processing of data 1 to data n of its own CPU 2 for n bus cycles in which n wait SWs are inserted until the processing of data 1 to data n of the first arrival CPU 1 is completed.

【０００６】[0006]

【発明が解決しようとする課題】従来の先着優先の共通
バスの競合制御方式は、上述の如く、共通バス使用の要
求信号が後着のＣＰＵ２は、先着のＣＰＵ１のデータ1
〜データn の処理が全て終了する迄、即ちｎ個のウェイ
トSWが挿入されたｎバスサイクルだけ、自ＣＰＵ２のデ
ータ1 〜データn の処理を待たなければならず、先着Ｃ
ＰＵ１の処理するデータ数ｎが大きい場合は，長い時間
待たねばならないという問題があった。As described above, in the conventional first-come-first-served common bus contention control system, the CPU 2 having the second-arrival request signal for using the common-bus has the data 1 of the first-arrival CPU 1
~ Until processing of data n is completed, that is, for n bus cycles in which n wait SWs are inserted, the processing of data 1 to data n of the own CPU 2 must wait,
When the number n of data processed by the PU 1 is large, there is a problem in that it has to wait a long time.

【０００７】本発明の目的は、バス使用要求が先着のＣ
ＰＵを優先する制御ではあるが、先着のＣＰＵの共通バ
スの使用の占有時間が長くならず，後着のＣＰＵが待た
される時間が余り大きくならないような共通バス使用の
競合制御方式を実現することにある。It is an object of the present invention that the bus use request arrives on a first-come-first-served basis.
Although it is a control that gives priority to the PU, it is necessary to realize a contention control method of using the common bus so that the occupying time of the common bus of the first-arriving CPU does not become long and the time that the later-arriving CPU is kept waiting does not become too long. It is in.

【０００８】[0008]

【課題を解決するための手段】この目的達成のための本
発明の基本構成は、図１のａの原理的な構成図を参照
し、２個のＣＰＵ（CPU1,CPU2)から別々の共通バス(BUS
c)の使用要求信号(XCS1,XCS2)を入力し該２つのＣＰＵ
から入力する同じシステムクロック(CPCK1,CPCK2)に同
期した出力を得て該２つの各ＣＰＵに対しバス使用許可
信号(XACK1,XACK2)として返送する２個のフリップフロ
ップ(FF1,FF2) から成るバス制御部にて該２個のＣＰＵ
からの共通バスの使用要求信号(XCS1,XCS2) が競合した
時の競合制御方式おいて、該バス制御部の２つのフリッ
プフロップの一方(FF1) の入力側に,該２つのＣＰＵ（C
PU1,CPU2)の一方のＣＰＵ（CPU1) からの先着の共通バ
ス( BUSC)の使用要求信号(XCS1)を最初は通過させるが,
他方のＣＰＵ（CPU2) からの後着のバス使用要求信号(X
CS2)に対して使用許可信号(XACK2) が出ている時は通過
させない第１のマスク回路(1) を設け、他方のフリップ
フロップ(FF2)の出力側に,該先着側のフリップフロップ
(FF1）の出力のバス使用許可信号(XACK1)により、後着
のＣＰＵ（CPU2) からのバス使用要求信号(XCS2)に対す
るフリップフロップ(FF2) の出力のバス使用許可信号(X
ACK2) を通過させない第２のマスク回路(2) を設けるよ
うに構成する。The basic configuration of the present invention for achieving this object is to refer to the basic configuration diagram of FIG. 1a, and refer to two CPUs (CPU1 and CPU2) for separate common buses. (BUS
Input the use request signal (XCS1, XCS2) of c) and input the two CPUs.
A bus composed of two flip-flops (FF1, FF2) that obtains an output synchronized with the same system clock (CPCK1, CPCK2) input from the CPU and returns it as a bus use permission signal (XACK1, XACK2) to each of the two CPUs. The two CPUs in the control unit
In the contention control system when the common bus use request signals (XCS1, XCS2) from the two CPUs (C) are connected to the input side of one of the two flip-flops (FF1) of the bus control unit.
The CPU (CPU1, CPU2) of one of the CPUs (PU1, CPU2) passes the use request signal (XCS1) of the first-arriving common bus (BUSC) at first, but
The bus arrival request signal (X
A first mask circuit (1) is provided that does not allow a use enable signal (XACK2) to pass to CS2), and the flip-flop of the first-arrival side is provided on the output side of the other flip-flop (FF2).
The bus use enable signal (XACK1) output from (FF1) causes the bus use request signal (XCS2) from the CPU (CPU2) that arrives later to output the bus use enable signal (XCS2) from the flip-flop (FF2).
A second mask circuit (2) that does not pass ACK2) is provided.

【０００９】[0009]

【作用】本発明の競合制御方式では、図１のａを参照
し、 CPU1 から入力する先着のバス使用要求信号XCS1が
アクティブになると、第１のマスク回路(1) を通過し、
フリップフロップFF1 において、該CPU1からのシステム
クロックCPCK1 の立ち上がりに同期して Q出力を得る。
フリップフロップFF1 の Q出力はそのまま、CPU1へのバ
ス使用許可信号XACK1 となり且つ CPU1 のローカルバス
BUS1の共通バスBUScへのバス切替信号XBEN1 となる様に
保持されて、CPU1の１バスサイクルが有効となる。この
時、FF1 の反転出力を１つの入力とする第２マスク回路
(2) により、CPU2から入力する後着のバス使用要求信号
XCS2に対するフリップフロップFF2 のQ出力であり, 本
来は CPU2 へのバス使用許可信号XACK2 となり且つ CPU
2のローカルバスBUS2の共通バスBUScへのバス切替信号X
BEN2 となる筈の出力が、マスクされて、CPU2のバスサ
イクルは有効とならない。この後、要求先着のCPU1のバ
スサイクルが終了して、バス使用許可信号XACK1,バス切
替え信号XBEN1 が共に無効となると、後着の CPU2 側の
バス使用許可信号XACK2,バス切替え信号XBEN2 が有効と
なって、後着の CPU2 側のバスサイクルが有効となる。
つまり、第１マスク回路(1) とフリップフロップFF1 及
び第２マスク回路(2) とフリップフロップFF2 により、
要求後着の CPU2 側へ、システムクロックCPCKの１クロ
ック分の遅延のウエイトSWが挿入されて、先着CPU1と後
着 CPU2 が交互に共通バスBUScへのアクセスが可能とな
る。In the contention control system of the present invention, referring to FIG. 1a, when the first-arrival bus use request signal XCS1 input from the CPU1 becomes active, it passes through the first mask circuit (1),
In the flip-flop FF1, the Q output is obtained in synchronization with the rising of the system clock CPCK1 from the CPU1.
The Q output of the flip-flop FF1 remains as it is, the bus use permission signal XACK1 to the CPU1 and the local bus of the CPU1.
The bus switching signal XBEN1 to the common bus BUSc of BUS1 is held so that one bus cycle of CPU1 becomes valid. At this time, the second mask circuit that uses the inverted output of FF1 as one input
Due to (2), the late arrival bus use request signal input from CPU2
This is the Q output of flip-flop FF2 for XCS2, which originally becomes the bus use permission signal XACK2 to CPU2 and
Bus switching signal X to common bus BUSc of local bus BUS2 of 2
The output that should be BEN2 is masked and the CPU2 bus cycle is not valid. After that, when the bus cycle of the request first-arriving CPU1 ends and both the bus use enable signal XACK1 and bus switching signal XBEN1 become invalid, the bus use enable signal XACK2 and bus switching signal XBEN2 on the later-arriving CPU2 side become valid. Then, the bus cycle on the CPU2 side that arrives later becomes valid.
That is, by the first mask circuit (1) and the flip-flop FF1 and the second mask circuit (2) and the flip-flop FF2,
A wait SW with a delay of one clock of the system clock CPCK is inserted into the requesting late-arriving CPU2 side so that the first-arriving CPU1 and the later-arriving CPU2 can alternately access the common bus BUSc.

【００１０】図１のb は、本発明のＣＰＵのバスサイク
ルとウエイトサイクルを示しており、ＣＰＵからのシス
テムクロックCPCKの最初のクロックの状態S0の立ち下り
で，送出されたバス使用要求信号であるチップセレクト
XCS のアクティブ"L" を，次のS2の立ち上りで検出する
と同時に、送出したＣＰＵへのバス使用許可信号である
アクノリッジXACKのアクティブ"L" を, S2の立ち下がり
で検出する。そして、次のS4の立ち下がりで, リードXR
D/ライトXWR 信号を立ち上げて、データのリード/ ライ
ト動作を行う。若し、S2の立ち下がりでアクノリッジXA
CKが非アクティブの"H" ならば、１クロック分のウエィ
トSWが挿入されているので、次のS2の立ち下がりで再度
アクノリッジXACKのアクティブ"L" の検出を行うことに
なる。FIG. 1b shows the bus cycle and wait cycle of the CPU of the present invention, which is the bus use request signal sent at the falling edge of the first clock state S0 of the system clock CPCK from the CPU. A chip select
The active "L" of XCS is detected at the next rising edge of S2, and at the same time, the active "L" of acknowledge XACK, which is a bus use enable signal to the CPU, is detected at the falling edge of S2. And at the next fall of S4, lead XR
D / write Starts the XWR signal to perform data read / write operation. At the fall of S2, Acknowledge XA
If CK is inactive "H", wait SW for one clock is inserted, so that active "L" of acknowledge XACK is detected again at the next falling edge of S2.

【００１１】[0011]

【実施例】図２は上述の動作をするＣＰＵの２個による
共通バス使用の競合制御方式のシステム全体の構成例を
示す。図３は其の２個のＣＰＵによる競合制御部の回路
例であり、図４〜図８に示す５種類のタイミングで競合
制御が行われる。図３の回路では、図１のａの基本構成
図の FF1, FF2 は D型の DFFであり、第１マスク回路
(1) と第２マスク回路(2) は共に、２入力の論理和を取
るＯＲ回路である。第１マスク回路のＯＲ回路(1) は、
CPU1からメモリM へのチップセレクト信号XCS1と CPU2
側の FF2の出力に対する第２マスク回路のＯＲ回路(2)
の出力(XACK2)の反転値とを入力として論理和を取り、
其の OR 出力を DFF1 の D入力とする。第２マスク回路
のＯＲ回路(2) は、CPU2から入力のチップセレクトXCS2
に対するDFF2 の Q出力と CPU1 側の DFF1 の Q出力(XA
CK1)の反転値とを入力として論理和を取り、其のOR出力
を CPU2 に対するバス使用許可信号であるアクノリッジ
XACK2 とする。そしてCPU1側のローカルバスBUS1と CPU
2 側のローカルバスBUS2の何れか一方を切替えて共通バ
スBUSCへ接続するバス切替部(3) は、CPU1側のDFF1の Q
出力のXACK1 とBUS1の出力とを入力とする OR 31と, CP
U2側のDFF2の Q出力のXACK2 とBUS2の出力とを入力とす
る OR 32と, 該OR31の出力と該OR32の出力との論理積を
取る AND回路33とから構成される。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 2 shows an example of the configuration of the entire system of a contention control system using a common bus by two CPUs operating as described above. FIG. 3 shows an example of a circuit of a competition control section by the two CPUs, and the competition control is performed at the five kinds of timings shown in FIGS. In the circuit of FIG. 3, FF1 and FF2 in the basic configuration diagram of FIG. 1A are D-type DFFs, and the first mask circuit
Both (1) and the second mask circuit (2) are OR circuits that take the logical sum of two inputs. The OR circuit (1) of the first mask circuit is
Chip select signal XCS1 and CPU2 from CPU1 to memory M
OR circuit (2) of the second mask circuit for the output of FF2 on the side
The inverted value of the output (XACK2) of
The OR output is used as the D input of DFF1. The OR circuit (2) of the second mask circuit is the chip select XCS2 input from the CPU2.
Q output of DFF2 and Q output of DFF1 on the CPU1 side (XA
The inverted value of (CK1) is used as an input and the logical sum is obtained, and the OR output is acknowledged which is a bus use enable signal to CPU2.
Call it XACK2. And CPU1 side local bus BUS1 and CPU
The bus switching unit (3) that switches either one of the local bus BUS2 on the 2 side and connects it to the common bus BUSC is
OR 31 which inputs the output XACK1 and the output of BUS1 and CP
It is composed of an OR 32 that inputs the XACK2 of the Q output of DFF2 on the U2 side and the output of BUS2, and an AND circuit 33 that takes the logical product of the output of the OR 31 and the output of the OR 32.

【００１２】図４の競合制御のタイミング図（その１）
は、CPU1のシステムクロックCPCK1のS0〜S5と CPU2 の
システムクロックCPCK2 のS0〜S5とが同位相で、CPU2側
のバス使用要求信号であるチップセレクトXCS2が CPU2
の其れXCS1よりも後着した（図の最左部のバスサイクル
では同時刻であるが予め後着と定めた）場合の動作を示
す。CPU1からのチップセレクトXCS1が、CPCK1 の最初の
S0の立ち下がりで,"H"から"L" となり, 第１マスク回路
のＯＲ回路(1) を通過すると、FF1 の DFF1 により, S1
からS2への立ち上がりで"L" の Q出力を得て、CPU1に対
するバス使用許可の"L" のアクノリッジXACK1 となる。
そして其の "L"の Q出力の反転出力である"H" 信号が、
CPU2側の FF2の Q出力の"L" のアクノリッジXACK2 をマ
スクする第２マスク回路のＯＲ回路(2) の１つの入力信
号となる。また、CPU2からのチップセレクトXCS2が、CP
CK2 のS0の立ち下がりで"H" から"L" になり、FF2 の D
FF2 の Q出力が CPCK2のS2の立ち上がりで,"L"の信号と
なり, CPU2に対するバス使用許可のアクノリッジXACK2
となって第２マスク回路のＯＲ回路(2) へ入力しても、
前記のもう１つの入力の CPU1側からの入力が、XCS1の
"L" の反転値"H"なので、第２マスク回路のＯＲ回路(2)
の出力である CPU2 に対するバス使用許可のアクノリ
ッジXACK2 は"H" のままになる。ここで CPU2 は、CPCK
2 のSW1 の立ち下がりと SW2の立ち下がりとで，アクノ
リッジXACK2 の状態を確認するが、依然として"H" のま
まなので、ウエィトSWが２クロック分だけ挿入されるこ
とになる。CPU1からのXCS1が、CPCK1 のS4の立ち下がり
で"L" から"H" になると、FF1の DFF1 により、其の Q
出力の反転出力の状態"L" のアクノリッジXACK1 が、CP
CK1 の２回目の SO の立ち上がりにて"H" となる。即ち
CPU1 の第１バスサイクルが終了する。すると、第２マ
スク回路のＯＲ回路(2) の入力の CPU1側からのXCS1の
反転値が"H" から"L" になるので, 第２マスク回路のＯ
Ｒ回路(2) のマスクが解除され、其の出力のアクノリッ
ジXACK2 の状態が"L" となり, CPU2のバスアクセスが開
始される。この状態"L" のアクノリッジXACK2 は、CPU2
に対するバス使用許可のアクノリッジ信号となると共
に、其の反転値"H"が第１マスク回路のＯＲ回路(1) の
入力の CPU1 からのXCS1を通過させないようにするマス
ク信号ともなる。 CPU1 からのXCS1が、CPCK1 の２回目
の SO の立ち下がりで,"H"から"L" になっても、CPU2側
のアクノリッジXACK2 が"L" なので、第１マスク回路の
ＯＲ回路(1) により、FF1 の DFF1 の入力は"H" のまま
になる為、CPU1に対するアクノリッジXACK1 は"H" のま
まとなる。ここで CPU1 は、CPCK1 の２回目のSW1 の立
ち下がりとSW2 の立ち下がりとで, アクノリッジXACK1
の状態を確認するが "H"のままなので、ウエィトSWがシ
ステムクロックCPCKの２クロック分だけ２つ挿入される
ことになる。そして CPCK2の１回目のS4の立ち下がり
で, XCS2が"H" となると、FF2 の DFF2 により, XACK2
は、CPCK2の２回目の S0 の立ち上がりで,"H"となり、C
PU2の第１バスサイクルが終了する。すると、第１マス
ク回路のＯＲ回路(1) における CPU1 からのXCS1のマス
クが解除され、FF1 の D入力が"L" となり, CPCK1 の２
回目のS2の立ち上がりで, XACK1 が"L" となり、CPU1の
バスアクセスが開始される。以下、同様の動作により,
CPU1と CPU2 の共通バスBUSCへのアクセスが１バスサイ
クル毎に交互に行われる。従ってバス使用要求のチップ
セレクト信号が後着した CPU2 のバスアクセスが、先着
の CPU1 のバスアクセスの全部が終了するまで待たされ
ることは無くなる。また図４の中央部のバスサイクルに
示す如く、CPU2の XCS2 が CPU1 のXCS1より後着する時
間が１クロック分である場合は、 CPU2 側に挿入するウ
エイトSWは１個で１クロック分で済む。また図４の右部
のバスサイクルに示す如く、CPU2の XCS2 が CPU1 のXC
S1より後着する時間が２クロック分である場合は、CPU2
側に挿入するウエイトSWは不要となる。Timing diagram of contention control of FIG. 4 (part 1)
The CPU1 system clock CPCK1 S0 to S5 and the CPU2 system clock CPCK2 S0 to S5 are in phase, and the CPU2 side bus use request signal, the chip select XCS2, is the CPU2.
It shows the operation when it arrives later than XCS1 (at the same time in the leftmost bus cycle in the figure, it is set as late arrival in advance). Chip select XCS1 from CPU1 is the first of CPCK1
At the falling edge of S0, it changes from "H" to "L", and when it passes through the OR circuit (1) of the first mask circuit, DFF1 of FF1 causes S1
At the rising edge from S2 to S2, the Q output of "L" is obtained, and the acknowledge XACK1 of "L" of the bus use permission to CPU1 is obtained.
And the "H" signal, which is the inverted output of the "L" Q output,
It becomes one input signal of the OR circuit (2) of the second mask circuit that masks the "L" acknowledge XACK2 of the Q output of FF2 on the CPU2 side. Also, the chip select XCS2 from CPU2 is CP
It changes from "H" to "L" at the falling edge of S0 of CK2, and D of FF2
The Q output of FF2 becomes the "L" signal at the rising edge of S2 of CPCK2, and the acknowledge XACK2 for the bus use permission to CPU2.
And input to the OR circuit (2) of the second mask circuit,
The other input from the CPU1 side is the XCS1
Since the inverted value of "L" is "H", the OR circuit of the second mask circuit (2)
Acknowledge XACK2, which is the output of the bus enable permission for CPU2, remains "H". Where CPU2 is CPCK
Although the state of acknowledge XACK2 is confirmed by the fall of SW1 and the fall of SW2 of 2, the wait SW is inserted only for 2 clocks because it is still "H". When XCS1 from CPU1 goes from "L" to "H" at the falling edge of S4 of CPCK1, DFF1 of FF1 causes
Inverted output status Acknowledge XACK1 of "L" is CP
It becomes "H" at the second rising of SO of CK1. I.e.
The first bus cycle of CPU1 ends. Then, the inverted value of XCS1 from the CPU1 side of the input of the OR circuit (2) of the second mask circuit changes from "H" to "L".
The mask of the R circuit (2) is released, the state of the acknowledge XACK2 of the output becomes "L", and the CPU2 bus access is started. In this state "L", acknowledge XACK2 is
Is also used as a bus use permission acknowledge signal for the above, and its inverted value "H" also serves as a mask signal for preventing XCS1 from the CPU1 of the input of the OR circuit (1) of the first mask circuit from passing through. Even if XCS1 from CPU1 changes from "H" to "L" at the second SOCK fall of CPCK1, the acknowledge XACK2 on CPU2 side is "L", so the OR circuit of the first mask circuit (1) As a result, the DFF1 input of FF1 remains "H", so the acknowledge XACK1 for CPU1 remains "H". Here, CPU1 acknowledges XACK1 by the second fall of SW1 and the fall of SW2 of CPCK1.
Although the state of is confirmed, it remains at "H", so two wait switches are inserted for the two system clocks CPCK. Then, when XCS2 becomes "H" at the first falling of S4 of CPCK2, DACK2 of FF2 causes XACK2
Becomes "H" at the second rising of S0 of CPCK2, and C
The first bus cycle of PU2 ends. Then, the mask of XCS1 from the CPU1 in the OR circuit (1) of the first mask circuit is released, the D input of FF1 becomes "L", and 2 of CPCK1.
At the second rising of S2, XACK1 becomes "L" and CPU1 bus access is started. Hereafter, with the same operation,
Access to the common bus BUSC of CPU1 and CPU2 is performed alternately every bus cycle. Therefore, the bus access of CPU2, which arrives later with the chip select signal of the bus use request, is no longer waited until the completion of all bus accesses of CPU1 of the first arrival. Also, as shown in the bus cycle in the center of Fig. 4, when the time when XCS2 of CPU2 arrives later than XCS1 of CPU1 is one clock, the weight SW to be inserted on the CPU2 side is only one clock. . Also, as shown in the bus cycle on the right side of Fig. 4, XCS2 of CPU2 is the XC of CPU1.
If the arrival time after S1 is 2 clocks, CPU2
The weight switch inserted on the side is not required.

【００１３】図５の競合制御のタイミング図（その２）
は、CPCK1 と CPCK2が同相で、XCS1が XCS2 よりも後着
の場合の動作を示す。単に CPU1 側と CPU2 側とが入れ
替わっただけで、図４の（その１）と同様の動作をす
る。Timing diagram of contention control of FIG. 5 (part 2)
Shows the operation when CPCK1 and CPCK2 are in phase and XCS1 is later than XCS2. The CPU1 side and the CPU2 side are simply switched, and the same operation as (1) in Fig. 4 is performed.

【００１４】図６の競合制御のタイミング図（その３）
は、CPCK1 と CPCK2とが 1/2クロックずれて逆位相であ
り、XCS2が XCS1 より後着の時の動作を示す。XCS2が X
CS1より 1/2クロックだけ後着の場合は、CPU2側に挿入
するウエイトSWは２個となり、１クロック半だけ後着の
場合はCPU2側に挿入するウエイトSWは１個となる。Timing diagram of competition control of FIG. 6 (part 3)
Shows the operation when CPCK1 and CPCK2 are 1/2 clocks out of phase and XCS2 arrives later than XCS1. XCS2 is X
In case of arriving only 1/2 clock after CS1, the number of weight SW inserted in the CPU2 side is two, and in case of arriving only one and a half clocks later, the weight SW inserted in CPU2 is one.

【００１５】図７の競合制御のタイミング図（その４）
は、CPCK1 と CPCK2とが 1/2クロックずれて逆位相であ
り、XCS1が XCS2 よりも後着の場合の動作を示す。単に
CPU1 側と CPU2 側とが入れ替わっただけで、（その
３）と同様の動作をする。Timing diagram of contention control of FIG. 7 (part 4)
Shows the operation when CPCK1 and CPCK2 are 1/2 clocks out of phase with each other and XCS1 arrives later than XCS2. simply
Only the CPU1 side and the CPU2 side are replaced, and the same operation as (3) is performed.

【００１６】図８のタイミング図（その５）は、 CPCK1
と CPCK2とが 1/2クロックずれて逆位相であり、最初の
第１バスサイクルでは XCS2 が XCS1 よりも 1/2クロッ
クだけ後着で開始し、第２バスサイクル以降は XCS1 が
XCS2 よりも２クロック半（２+1/2クロック）だけ後着
で順次交互に２クロック半だけ後着する場合の動作を示
し、この場合は CPU1 のアクセスと CPU2 のアクセスと
が連続してバスサイクル毎に交互にバスアクセスが行わ
れることになる。The timing diagram of FIG. 8 (No. 5) is CPCK1
And CPCK2 are 1/2 clocks out of phase and XCS2 starts half clock later than XCS1 in the first first bus cycle, and XCS1 starts after the second bus cycle.
This shows the operation when 2 clocks and a half (2 + 1/2 clocks) later than XCS2 and then alternately arrives for 2 and a half clocks later. In this case, CPU1 access and CPU2 access are continuous. Bus access is alternately performed every cycle.

【００１７】次に、本発明の請求項４のローカルバスか
ら共通バスへのバス切替の方法について説明する。図３
の２個のＣＰＵの競合制御回路において、バス切替部
(3) は、CPU1側の DFF1 の Q出力のアクノリッジ信号の
XACK1 又は CPU2 側の DFF2 の後段に設けた第２マスク
回路(2) の出力のアクノリッジ信号XACK2を入力し, ロ
ーカルバスのBUS1又はBUS2の出力との論理和をOR回路3
1, OR回路32で取り、両OR回路31, 32の出力BUS1′, BUS
2′の論理積を AND回路33で取る。そしてAND 回路33の
出力を共通バスBUSCに接続することにより、特別にバス
切替器を設けることなく、ローカルバスBUS1又はBUS2か
ら共通バスBUSCへの接続を切り替えることが出来る。CP
U1が共通バスBUSC上のメモリをアクセスする時は、CPU1
側のアクノリッジ信号XACK1 が状態"L" となるので、CP
U1側のバスBUS1が有効となる。つまり、BUS1と共通バス
BUSCが接続され、CPU1のメモリへのアクセスが可能とな
る。CPU2が共通バスBUSC上のメモリをアクセスする時
は、CPU2側のアクノリッジ信号XACK2 が状態"L" となる
ので、CPU2側のバスBUS2が有効となる。つまり、BUS2と
共通バスBUSCが接続され、CPU2のメモリへのアクセスが
可能となる。Next, a bus switching method from the local bus to the common bus according to claim 4 of the present invention will be described. Figure 3
In the contention control circuit of the two CPUs, the bus switching unit
(3) is the acknowledge signal of the Q output of DFF1 on the CPU1 side.
Input the acknowledge signal XACK2 of the output of the second mask circuit (2) provided in the subsequent stage of XACK1 or DFF2 on the CPU2 side, and OR the OR with the output of BUS1 or BUS2 of the local bus.
Taken by 1, OR circuit 32, output of both OR circuits 31, 32 BUS1 ′, BUS
The AND circuit 33 takes the logical product of 2 '. By connecting the output of the AND circuit 33 to the common bus BUSC, the connection from the local bus BUS1 or BUS2 to the common bus BUSC can be switched without providing a special bus switch. CP
When U1 accesses the memory on the common bus BUSC, CPU1
Side acknowledge signal XACK1 goes to state "L", so CP
Bus BUS1 on the U1 side becomes valid. In other words, common bus with BUS1
BUSC is connected and CPU1 memory can be accessed. When the CPU2 accesses the memory on the common bus BUSC, the acknowledge signal XACK2 on the CPU2 side becomes the state "L", so the bus BUS2 on the CPU2 side becomes valid. That is, the bus BUS2 and the common bus BUSC are connected, and the memory of the CPU2 can be accessed.

【００１８】また、本発明では、各CPU のバスサイクル
の終了の認識を, 各CPU からのチップセレクトXCS によ
って行っているので、 CPU1 からのチップセレクトXCS1
又はCPU2からのチップセレクトXCS2を、共通バスBUSCへ
のアクセス中に状態"L" に固定する回路を付加するだけ
で、CPU1又は CPU2 の何れか一方により共通バスBUSCへ
連続的にアクセスすることが可能となる。図９の動作説
明図にて、CPU1からのチップセレクトXCS1を、 XCS1 ′
の如く状態"L" に固定する事で CPU1 へのアクノリッジ
信号XACK1 が状態"L" となり続けるので、マスク回路
(2) により、CPU2側のアクノリッジ信号XACK2 のマスク
が続く。従って、CPU1は必要とする全てのバスサイクル
が終了する迄、連続的に共通バスBUSCにアクセスするこ
とが可能となる。CPU2についても、同様に連続的に共通
バスBUSCにアクセスすることが可能となる。Further, in the present invention, since the end of the bus cycle of each CPU is recognized by the chip select XCS from each CPU, the chip select XCS1 from the CPU1
Or, by simply adding a circuit that fixes the chip select XCS2 from the CPU2 to the state "L" while accessing the common bus BUSC, either the CPU1 or the CPU2 can continuously access the common bus BUSC. It will be possible. In the operation explanatory diagram of FIG. 9, replace the chip select XCS1 from CPU1 with XCS1 ′.
By fixing the state to "L" as shown in the figure, the acknowledge signal XACK1 to CPU1 keeps going to "L".
By (2), masking of the acknowledge signal XACK2 on the CPU2 side continues. Therefore, the CPU 1 can continuously access the common bus BUSC until all required bus cycles are completed. Similarly, the CPU2 can continuously access the common bus BUSC.

【００１９】また、図10の構成図に示す如く、２個のＣ
ＰＵの構成を, ｎ個のＣＰＵの構成に拡張する場合は、
m < n とし、CPUmに対するマスク回路1m, マスク回路2m
の各ＯＲ回路へ入力するマスク信号として、マスク回路
1mには, アクノリッジ信号XACK(m+1) 〜XACK nを入力
し、マスク回路2mには, アクノリッジ信号XACK 1〜XACK
(m-1) を入力すれば良い。その時、バス切替部3 の AND
回路33にはｎ個のCPU1〜CPUnの該当する各OR回路31〜OR
回路3nの各出力BUS1′〜BUSn′を入力することになる。Further, as shown in the configuration diagram of FIG. 10, two C
When expanding the PU configuration to the configuration of n CPUs,
m <n, mask circuit 1m, CPU circuit 2m for CPUm
As a mask signal input to each OR circuit of
Acknowledge signals XACK (m + 1) to XACK n are input to 1m, and acknowledge signals XACK 1 to XACK are input to mask circuit 2m.
Enter (m-1). At that time, AND of the bus switching unit 3
In the circuit 33, the corresponding OR circuits 31 to OR of n CPU1 to CPUn
The outputs BUS1 'to BUSn' of the circuit 3n are input.

【００２０】[0020]

【発明の効果】以上説明した如く、本発明によれば、複
数のＣＰＵからの共通バス使用要求信号が競合した時の
先着優先の制御方法において、簡単な構成により、要求
信号が後着したＣＰＵのバス使用が待たされる時間が最
小となり、又、先着のＣＰＵと後着のＣＰＵのバス使用
が交互に行われる様になる。又、２つのＣＰＵによる構
成を３つ以上のＣＰＵによる構成に容易に拡張できる効
果が得られる。As described above, according to the present invention, in a first-come-first-served control method when the common bus use request signals from a plurality of CPUs compete with each other, the CPU to which the request signals arrive later has a simple structure. The use of the above bus is minimized, and the bus of the first-arrival CPU and the latter-arrival CPU are alternately used. Further, there is an effect that the configuration with two CPUs can be easily expanded to the configuration with three or more CPUs.

【図面の簡単な説明】[Brief description of drawings]

【図１】 本発明の共通バス使用の競合制御方式の基本
構成と其の動作を示す原理図FIG. 1 is a principle diagram showing a basic configuration of a contention control system using a common bus of the present invention and its operation.

【図２】 本発明の共通バス使用の競合制御方式のシス
テム全体の構成図FIG. 2 is a configuration diagram of an entire system of a contention control system using a common bus according to the present invention.

【図３】 本発明の実施例の２個のＣＰＵの競合制御回
路の構成図FIG. 3 is a configuration diagram of a contention control circuit for two CPUs according to an embodiment of the present invention.

【図４】 本発明の実施例の２個のＣＰＵの競合制御回
路のタイミング図（その１）FIG. 4 is a timing diagram (part 1) of the competition control circuit of the two CPUs according to the embodiment of the present invention.

【図５】 本発明の実施例の２個のＣＰＵの競合制御回
路のタイミング図（その２）FIG. 5 is a timing diagram (part 2) of the competition control circuit of the two CPUs according to the embodiment of the present invention.

【図６】 本発明の実施例の２個のＣＰＵの競合制御回
路のタイミング図（その３）FIG. 6 is a timing diagram (part 3) of the competition control circuit of the two CPUs according to the embodiment of the present invention.

【図７】 本発明の実施例の２個のＣＰＵの競合制御回
路のタイミング図（その４）FIG. 7 is a timing diagram (part 4) of the contention control circuit of the two CPUs according to the embodiment of the present invention.

【図８】 本発明の実施例の２個のＣＰＵの競合制御回
路のタイミング図（その５）FIG. 8 is a timing diagram (part 5) of the conflict control circuit of the two CPUs according to the embodiment of the present invention.

【図９】 本発明の実施例の２個のＣＰＵの競合制御回
路で一方のＣＰＵによる連続アクセスを可能とする場合
の説明図FIG. 9 is an explanatory diagram of a case where a contention control circuit of two CPUs according to an embodiment of the present invention enables continuous access by one CPU.

【図１０】 本発明の実施例のｎ個のＣＰＵの競合制御
回路の構成図FIG. 10 is a configuration diagram of a contention control circuit for n CPUs according to an embodiment of the present invention.

【図１１】 従来のＣＰＵのバスアクセスの構成例と其
の動作のバスサイクルとウエイト動作の説明図FIG. 11 is an explanatory diagram of a configuration example of a conventional CPU bus access, a bus cycle of its operation, and a wait operation.

【図１２】 従来の２個のＣＰＵのバス使用の競合制御
方式の動作説明図FIG. 12 is an operation explanatory view of a conventional contention control method using a bus of two CPUs.

【符号の説明】[Explanation of symbols]

(1)は第１のマスク回路、(2) は第２のマスク回路、(3)
はバス切替部、CPCK1,CPCK2 はシステムクロック、XCS
1, XCS2は CPU1, CPU2 からのバス使用要求信号である
チップセレクト信号、FF1, FF2はフリップフロップ DFF
である。(1) is the first mask circuit, (2) is the second mask circuit, (3)
Is a bus switching unit, CPCK1 and CPCK2 are system clocks, and XCS
1, XCS2 is a chip select signal which is a bus use request signal from CPU1 and CPU2, FF1 and FF2 are flip-flops DFF
Is.

Claims (6)

【特許請求の範囲】[Claims] 【請求項１】 複数のＣＰＵ（CPU1,CPU2)から入力する
共通バス(BUSC)の使用要求信号(XCS1,XCS2)を先着優先
で各ＣＰＵに対しバス使用許可信号(XACK1,XACK2) を送
出する共通バス使用の競合制御方式おいて、該先着のＣ
ＰＵ（CPU1)からの共通バスの使用要求信号(XCS1)を最
初は通過させるが, 後着のＣＰＵ（CPU2) からのバス使
用要求信号(XCS2)に対し許可信号(XACK2) が出ている時
は通過させない第１のマスク回路(1) と、先着のＣＰＵ
（CPU1) に対するバス使用許可信号(XACK1) により、後
着のＣＰＵ（CPU2) に対するバス使用許可信号(XACK2)
を通過させない第２のマスク回路(2) とを設けたことを
特徴とする共通バス使用の競合制御方式。1. A common bus (BUSC) use request signal (XCS1, XCS2) input from a plurality of CPUs (CPU1, CPU2) is sent on a first-come-first-served basis to send a bus use permission signal (XACK1, XACK2) to each CPU. In the contention control method using the common bus, the first-arriving C
When the common bus use request signal (XCS1) from the PU (CPU1) is passed at first, but the enable signal (XACK2) is issued to the bus use request signal (XCS2) from the later-arriving CPU (CPU2). The first mask circuit (1) that does not pass through and the first-arriving CPU
The bus use enable signal (XACK1) to (CPU1) causes the bus use enable signal (XACK2) to the subsequent CPU (CPU2).
And a second mask circuit (2) that does not pass through the common bus. 【請求項２】 前記の複数のＣＰＵ（CPU1,CPU2)からの
共通バスの使用要求信号(XCS1,XCS2) の互の位相差を制
御する事で、後着のＣＰＵ（CPU2) に対するバス使用許
可信号(XACK2) の送出が, 先着のＣＰＵ（CPU1) に対す
るバス使用許可信号(XACK1) の送出より遅延する時間を
最小とすることを特徴とする請求項１記載の共通バス使
用の競合制御方式。2. The bus use permission to the later-arriving CPU (CPU2) by controlling the phase difference between the common bus use request signals (XCS1, XCS2) from the plurality of CPUs (CPU1, CPU2). 2. The contention control method according to claim 1, wherein the transmission of the signal (XACK2) is delayed for a minimum time than the transmission of the bus use permission signal (XACK1) to the first-arriving CPU (CPU1). 【請求項３】 前記の複数のＣＰＵ（CPU1,CPU2)からの
共通バスの使用要求信号(XCS1,XCS2) の位相差を制御す
る事で、先着のＣＰＵ（CPU1) に対するバス使用許可信
号(XACK1) の送出と後着のＣＰＵ（CPU2) に対するバス
使用許可信号(XACK2) の送出が, 最小の遅延時間で交互
に行われることを特徴とする請求項１記載の共通バス使
用の競合制御方式。3. A bus use permission signal (XACK1) for the first-arriving CPU (CPU1) is controlled by controlling the phase difference between the common bus use request signals (XCS1, XCS2) from the plurality of CPUs (CPU1, CPU2). 2. The contention control method for using the common bus according to claim 1, wherein the sending of the bus) and the sending of the bus use permission signal (XACK2) to the CPU (CPU2) that arrives later are alternately performed with a minimum delay time. 【請求項４】 前記の複数のＣＰＵの各ＣＰＵ（CPU1,C
PU2)に対するバス使用許可信号(XACK1,XACK2) を、各Ｃ
ＰＵ（CPU1,CPU2)のローカルバス(BUS1,BUS2) と共通バ
ス(BUSC)との接続を切り替えるバス切替信号(BEN1,BEN
2)として共用することを特徴とした請求項１記載の共通
バス使用の競合制御方式。4. Each of the plurality of CPUs (CPU1, C
PU2) bus use enable signals (XACK1, XACK2) for each C
Bus switching signal (BEN1, BEN) that switches the connection between the local bus (BUS1, BUS2) of PU (CPU1, CPU2) and common bus (BUSC)
The contention control method using a common bus according to claim 1, wherein the contention control method is shared as 2). 【請求項５】 前記の複数のＣＰＵ（CPU1,CPU2)からの
共通バスの使用要求信号(XCS1,XCS2) の任意の１つ(XCS
1)を連続的にアクティブとする事で、其のアクティブと
なった要求信号(XCS1)を送出したＣＰＵ（CPU1) が連続
的に共通バスを使用することを特徴とする請求項１記載
の共通バス使用の競合制御方式。5. Any one of the common bus use request signals (XCS1, XCS2) from the plurality of CPUs (CPU1, CPU2) (XCS
The CPU (CPU1) that has sent the request signal (XCS1) that has become active by continuously activating 1) continuously uses the common bus. Bus contention control method. 【請求項６】 前記の複数のＣＰＵの共通バス使用の競
合制御方式において２個のＣＰＵ（CPU1,CPU2)による共
通バス使用の競合制御方式から３個以上のｎ個のＣＰＵ
（CPU1,CPU2 ─CPUn)による方式に拡張する場合に、ｍ
をｎより小( m< n ) とし, 第ｍ番目のＣＰＵ(CPUm)に
対する第１マスク回路(1m)の入力には,マスク信号とし
て第（ｍ＋１）番から第ｎ番までのＣＰＵに対するバス
使用許可信号[XACK(m+1)〜XACK n]を入力し、第２マス
ク回路(2m)の入力には, マスク信号として第１番から第
（ｍ−１）番までのＣＰＵに対するバス使用許可信号[X
ACK1〜XACK(m-1)]を入力することを特徴とする請求項１
記載の共通バス使用の競合制御方式。6. In the contention control method of using a common bus of a plurality of CPUs, the number of n CPUs is 3 or more from the contention control method of using a common bus by two CPUs (CPU1, CPU2).
When expanding to the system with (CPU1, CPU2 ─ CPUn), m
Is less than n (m <n), and the first mask circuit (1m) for the mth CPU (CPUm) inputs a bus signal to CPUs (m + 1) to nth as a mask signal. Input the enable signal [XACK (m + 1) to XACK n], and input the second mask circuit (2m) to the bus from the 1st to (m-1) th CPU as the mask signal. Signal [X
ACK1 to XACK (m-1)] is input.
Contention control method using the common bus described.