JPS61142593A - ダイナミツク型ランダムアクセスメモリのセンスアンプ系 - Google Patents
ダイナミツク型ランダムアクセスメモリのセンスアンプ系Info
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- JPS61142593A JPS61142593A JP59263885A JP26388584A JPS61142593A JP S61142593 A JPS61142593 A JP S61142593A JP 59263885 A JP59263885 A JP 59263885A JP 26388584 A JP26388584 A JP 26388584A JP S61142593 A JPS61142593 A JP S61142593A
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- JP
- Japan
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- sense amplifier
- potential
- channel
- fetq
- bit line
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、MOS型(絶縁ダート型)半導体記憶装置、
特にダイナミック型ランダムアクセスメモリ(以下、D
RAMと言う)のセンスアンプ系に係シ、特に大容量の
メモリ集積回路に使用されるものである。
特にダイナミック型ランダムアクセスメモリ(以下、D
RAMと言う)のセンスアンプ系に係シ、特に大容量の
メモリ集積回路に使用されるものである。
第6図は、DRAMにおけるメモリセルアレイの各ビッ
ト線対に接続される同期プリチャージ型センスアンズの
従来例であって、’cc電源電位(たとえば5V)によ
りプリチャージを行なう方式のものを示している。即ち
、BLl、BIJはビット線対、φ1はプリチャージ制
御信号、φ2はセンスアンプ制御信号、Qlおよ−びQ
l−はプリチャージ用PチャネルFET (電界効果ト
ランジスタ)、Q3およびQ4はフリップフロップ用N
チャネルFETである。
ト線対に接続される同期プリチャージ型センスアンズの
従来例であって、’cc電源電位(たとえば5V)によ
りプリチャージを行なう方式のものを示している。即ち
、BLl、BIJはビット線対、φ1はプリチャージ制
御信号、φ2はセンスアンプ制御信号、Qlおよ−びQ
l−はプリチャージ用PチャネルFET (電界効果ト
ランジスタ)、Q3およびQ4はフリップフロップ用N
チャネルFETである。
上記PチャネルFETQ1、Qlの各ソースは対応して
η。電源に接続され、各ダートは相互接続され、各ドレ
インは対応して前記NチャネルFETQ3、Q4の各ド
レインに接続されておシ、とのNチャネルFETQ5、
Q4はソース相互が接続されると共に互いのドレイン拳
ダート相互が接続されている.そして、前記Pチャネル
FET(h、Qlのf−}相互接続ノードにプリチャー
ジ制御信号φ1が印加され、NチャネルFETQ3、Q
4のソース相互接続ノードN1にセンスアンプ制御信号
φ2が印加されるものであシ、PチャネルFETQ1と
NチャネルFETQsとのドレイン相互接続ノードが一
方のビット線BLに接続され、PチャネルFETQ2と
NチャネルFETQ4とのドレイン相互接続ノードが他
方のピット線孔に接続されている。
η。電源に接続され、各ダートは相互接続され、各ドレ
インは対応して前記NチャネルFETQ3、Q4の各ド
レインに接続されておシ、とのNチャネルFETQ5、
Q4はソース相互が接続されると共に互いのドレイン拳
ダート相互が接続されている.そして、前記Pチャネル
FET(h、Qlのf−}相互接続ノードにプリチャー
ジ制御信号φ1が印加され、NチャネルFETQ3、Q
4のソース相互接続ノードN1にセンスアンプ制御信号
φ2が印加されるものであシ、PチャネルFETQ1と
NチャネルFETQsとのドレイン相互接続ノードが一
方のビット線BLに接続され、PチャネルFETQ2と
NチャネルFETQ4とのドレイン相互接続ノードが他
方のピット線孔に接続されている。
上記センスアンプにおいて、φ2信号をVCC電位に、
φ1信号を外。電源電位(接地電位)にすると、Pチャ
ネルFETCh 、 Qlのみがオン状態になってビッ
ト線対BL1, BLlがvcc電位に7’リチヤージ
される。次に、φ□倍信号ハイレベル(vee電位)に
してPチャネルFET Q s + Q mをオフ状
態にしてビット線対BL, 、 BL□ を7ローテイ
ング状態にした後、ビット線対BL, 、 BL、のい
ずれか一方に接続されているメモリセルおよび他方に接
続されているダミーセルを選択することによりて、ビッ
ト線対BL1, BLl間に僅かな電圧差が生じる。次
に、φ2信号をロウレベル(v.電位)にすると、ビッ
ト線対BL□, BL,のうち電位の低い方に接続され
ているNチ.ヤネルFET Q mあるいはQ4が導通
して電位の低い方のビット線BL,あるいはπ,はvl
,lS電位まで引き下げられるので、メモリセルからの
読み出し情報をvecの@1”レベルあるいはv.Il
電位の10”レベルとして確実にセンスすることができ
る。仁のセンス動作時におけるビット線対BL1, B
L□の電位変化の様子を第8図に示している。
φ1信号を外。電源電位(接地電位)にすると、Pチャ
ネルFETCh 、 Qlのみがオン状態になってビッ
ト線対BL1, BLlがvcc電位に7’リチヤージ
される。次に、φ□倍信号ハイレベル(vee電位)に
してPチャネルFET Q s + Q mをオフ状
態にしてビット線対BL, 、 BL□ を7ローテイ
ング状態にした後、ビット線対BL, 、 BL、のい
ずれか一方に接続されているメモリセルおよび他方に接
続されているダミーセルを選択することによりて、ビッ
ト線対BL1, BLl間に僅かな電圧差が生じる。次
に、φ2信号をロウレベル(v.電位)にすると、ビッ
ト線対BL□, BL,のうち電位の低い方に接続され
ているNチ.ヤネルFET Q mあるいはQ4が導通
して電位の低い方のビット線BL,あるいはπ,はvl
,lS電位まで引き下げられるので、メモリセルからの
読み出し情報をvecの@1”レベルあるいはv.Il
電位の10”レベルとして確実にセンスすることができ
る。仁のセンス動作時におけるビット線対BL1, B
L□の電位変化の様子を第8図に示している。
一方、第7図はv88電位によりプリチャージを行なう
方式の同期プリチャージ型センスアンプの従来例を示し
ており、上述した第6図のセンスアンプに比べて、Nチ
ャネルFET Q s + Q 4をプリチャージ用、
PチャネルFET Ql,Qtを7リツプフロツ!用と
した点が異なる。即ち、NチャネルFET Q s 、
Q 4の各ソースをV 電源に■ 接続すると共にダート相互を接続してζのダート相互接
続ノードにグリチャージ制御信号j1を印加し、Pチャ
ネルFET Q * + Q *の互いのドレイン・ダ
ート相互を接続すると共にソース相互を接続してこのソ
ース相互接続ノードN,にセンスアンプ制御信号φ,を
印加するものである。
方式の同期プリチャージ型センスアンプの従来例を示し
ており、上述した第6図のセンスアンプに比べて、Nチ
ャネルFET Q s + Q 4をプリチャージ用、
PチャネルFET Ql,Qtを7リツプフロツ!用と
した点が異なる。即ち、NチャネルFET Q s 、
Q 4の各ソースをV 電源に■ 接続すると共にダート相互を接続してζのダート相互接
続ノードにグリチャージ制御信号j1を印加し、Pチャ
ネルFET Q * + Q *の互いのドレイン・ダ
ート相互を接続すると共にソース相互を接続してこのソ
ース相互接続ノードN,にセンスアンプ制御信号φ,を
印加するものである。
このセンスアンプにおいては、φ.倍信号v0電位に、
i,信号をvce電位にすると、NチャネルFET Q
@ + Q aのみがオン状態になってビット線対B
L, 、 BL,がv8.電位にプリチャージされる。
i,信号をvce電位にすると、NチャネルFET Q
@ + Q aのみがオン状態になってビット線対B
L, 、 BL,がv8.電位にプリチャージされる。
次に、¥1信号をV 電位にしてNチヤネルFET Q
a r Q 4をオフ状態にしてビット線対BL,
、 BL!をフローティング状態にした後、ワード線お
よびダミーワード線の選択によりメモリセルおよびダミ
ーセルを選択することによってビット線対BL、 、
BL、に僅かな電圧差が生じる。次に、φ8信号をve
ll!電位にすると、ビット線対BL、 、 BL、の
うち電位の高い方に接続されているPチャネルFETQ
、あるいはQ、が導通して電位の高い方のビット線BL
、あるいは肛、はvcc1!位まで引き上げられる。
a r Q 4をオフ状態にしてビット線対BL,
、 BL!をフローティング状態にした後、ワード線お
よびダミーワード線の選択によりメモリセルおよびダミ
ーセルを選択することによってビット線対BL、 、
BL、に僅かな電圧差が生じる。次に、φ8信号をve
ll!電位にすると、ビット線対BL、 、 BL、の
うち電位の高い方に接続されているPチャネルFETQ
、あるいはQ、が導通して電位の高い方のビット線BL
、あるいは肛、はvcc1!位まで引き上げられる。
ところで、前記第6図のセンスアンプにおいて、ビット
線BL□、瓦、は接地電圧V との間s に大きな容量CBを持っているので、ビット線BL、
、 BLlのプリチャージ時にはビット線対BL1.B
L、のうちV。電圧になっている一方のビット線(他方
のビット線はvccc位になりている)の電位をvcc
c位に引き上げるためにQ = cB−vccだけの電
荷を必要とする。このビット線の充放電電流はメモリI
Cの全消費電流のかなシの部分を占めているので、メモ
リICの大容量化によってビット線容量CBが増大する
と共にプリチャージされるビット線対の数も増すことに
つれて消費電流は大きくなるばかシである。また、ビッ
ト線の充放電電流は第9図に示すようにプリチャージ時
に集中しており、メモリの大容量化に伴ってプリチャー
ジ時のピーク電流値が大きくなシ、メモリ周辺回路の誤
動作を引き起こすおそれも大きくなるという問題があっ
た。このような問題点は、前述したV 電I!s 位プリチャージ方式のセンスアンプを使用したメモリに
おいても本質的に同様に生じる。
線BL□、瓦、は接地電圧V との間s に大きな容量CBを持っているので、ビット線BL、
、 BLlのプリチャージ時にはビット線対BL1.B
L、のうちV。電圧になっている一方のビット線(他方
のビット線はvccc位になりている)の電位をvcc
c位に引き上げるためにQ = cB−vccだけの電
荷を必要とする。このビット線の充放電電流はメモリI
Cの全消費電流のかなシの部分を占めているので、メモ
リICの大容量化によってビット線容量CBが増大する
と共にプリチャージされるビット線対の数も増すことに
つれて消費電流は大きくなるばかシである。また、ビッ
ト線の充放電電流は第9図に示すようにプリチャージ時
に集中しており、メモリの大容量化に伴ってプリチャー
ジ時のピーク電流値が大きくなシ、メモリ周辺回路の誤
動作を引き起こすおそれも大きくなるという問題があっ
た。このような問題点は、前述したV 電I!s 位プリチャージ方式のセンスアンプを使用したメモリに
おいても本質的に同様に生じる。
本発明は上記の事情に鑑みてなされたもので、プリチャ
ージ時のビット線充放電電流およびその電流ピーク値を
著しく低減し得るダイナミック型ランダムアクセスメモ
リのセンスアンプ系を提供するものである。
ージ時のビット線充放電電流およびその電流ピーク値を
著しく低減し得るダイナミック型ランダムアクセスメモ
リのセンスアンプ系を提供するものである。
即ち、本発明はメモリセルアレイの偶数個のメモリセル
アレイブロックを同時に動作させる方式を用いたDRA
Mにおいて、メモリセルアレイブロックのうち半分のブ
ロックにおけるビット線にはV 電位プリチャージ方式
の同期グリチC ャージ型センスアンプを接続し、残り半分のプロ、りに
おけるビット線には接地電位グリチャージ方式の同期プ
リチャージ型センスアンプを接続し、これらの2種類の
センスアンプそれぞれのセンスアンプ制御信号人力ノー
ドをvcc電位、2vcc電位、接地電位に選択的に設
定しあるいはフローティング状態に設定するセンスアン
プ制御信号を設けてなることを特徴とするものである。
アレイブロックを同時に動作させる方式を用いたDRA
Mにおいて、メモリセルアレイブロックのうち半分のブ
ロックにおけるビット線にはV 電位プリチャージ方式
の同期グリチC ャージ型センスアンプを接続し、残り半分のプロ、りに
おけるビット線には接地電位グリチャージ方式の同期プ
リチャージ型センスアンプを接続し、これらの2種類の
センスアンプそれぞれのセンスアンプ制御信号人力ノー
ドをvcc電位、2vcc電位、接地電位に選択的に設
定しあるいはフローティング状態に設定するセンスアン
プ制御信号を設けてなることを特徴とするものである。
以下、図面を参照して本発明の一実施例を詳細忙説明す
る。
る。
第1図はメモリセルアレイが偶数個(たとえば4個)の
メモリセルアレイブロックハ〜ねに分割され、偶数個の
メモリセルアレイゾロ。
メモリセルアレイブロックハ〜ねに分割され、偶数個の
メモリセルアレイゾロ。
りが同時に動作する方式を用いたDRAMの一部を示し
ている。このメモリセルアレイにおいて、半分のブロッ
ク(たとえばハ、 i、 ) Kおけるビット線には第
6図に示したようなりcc電電位プリチャジノ方式同期
プリチャージ型センスアンゾロが使用されており、残り
の半分のゾロ、り(iz ela )VCおけるビット
線には第7図に示したようなV 電位グリチャージ方式
の同期プe リチャージ型センスアンデフが使用されている。
ている。このメモリセルアレイにおいて、半分のブロッ
ク(たとえばハ、 i、 ) Kおけるビット線には第
6図に示したようなりcc電電位プリチャジノ方式同期
プリチャージ型センスアンゾロが使用されており、残り
の半分のゾロ、り(iz ela )VCおけるビット
線には第7図に示したようなV 電位グリチャージ方式
の同期プe リチャージ型センスアンデフが使用されている。
上記メモリセルアレイブロック1i、11はローデコー
ダ2 、3ICより同時にワード線の選択(ダミーワー
ド線の選択も含む)が行なわれ、メモリセルアレイブロ
ック’5e14はローデコーダ4 e s Kより同時
忙ワード線の選択(ダミーワード線の選択も含む)が行
なわれる。また、上記メモリセルアレイゾロ、り11.
1mはカラムデコーダ8iCよりカラム選択が行なわれ
、メモリセルアレイ7”a 、 71B + 14は
カラムデコーダ9によりカラム選択が行なわれる。
ダ2 、3ICより同時にワード線の選択(ダミーワー
ド線の選択も含む)が行なわれ、メモリセルアレイブロ
ック’5e14はローデコーダ4 e s Kより同時
忙ワード線の選択(ダミーワード線の選択も含む)が行
なわれる。また、上記メモリセルアレイゾロ、り11.
1mはカラムデコーダ8iCよりカラム選択が行なわれ
、メモリセルアレイ7”a 、 71B + 14は
カラムデコーダ9によりカラム選択が行なわれる。
そして、前記2種類のセンスアンf6,7に各対応して
センスアンプ制御信号φ8.φ、を供給すると共に所定
のタイミングで2種類のセンスアンプのセンスアンプ制
御信号入力ノード(第6図N、e第7図N! )相互を
短絡接続するだめのセンスアンプ制御回路10が設けら
れてVる。
センスアンプ制御信号φ8.φ、を供給すると共に所定
のタイミングで2種類のセンスアンプのセンスアンプ制
御信号入力ノード(第6図N、e第7図N! )相互を
短絡接続するだめのセンスアンプ制御回路10が設けら
れてVる。
このセンスアンプ制御回路10は、たとえば第2図に示
すように構成されている。即ち、■。。電源とV。電源
との間に、PチャネルFETQ、とNチャネルFET
Q sとの直列回路およびPチャネルFET Q yと
NチャネルFET Q 、との直列回路がそれぞれ接続
されている。上記PチャネルFET Q sとNチャネ
ルFET Q sとのドレイン相互接続ノードをN′□
、PチャネルFETQl l!:NチャネルFET Q
、とのドレイン相互接続ノードをN/ 、で表わすと
、これらの両ノードN’1.N’、相互間にNチャネル
FET Q *が接続されており、上記ノードN’、、
N’、は各対応して前記センスアンプ制御回路φ8.φ
3の出力端となっている。そして、前記PチャネルFE
TQ、およびNチャネルFET Q sの各ダートに対
応して前記センスアンf6,7で使用されているプリチ
ャージ制御信号φ、、i□が印加されるものであシ、残
シのPチャネルFET Q tおよびNチャネルFET
Q aの各ダートに対応して相補的な制御信号φi+
+8が印加されるものである。
すように構成されている。即ち、■。。電源とV。電源
との間に、PチャネルFETQ、とNチャネルFET
Q sとの直列回路およびPチャネルFET Q yと
NチャネルFET Q 、との直列回路がそれぞれ接続
されている。上記PチャネルFET Q sとNチャネ
ルFET Q sとのドレイン相互接続ノードをN′□
、PチャネルFETQl l!:NチャネルFET Q
、とのドレイン相互接続ノードをN/ 、で表わすと
、これらの両ノードN’1.N’、相互間にNチャネル
FET Q *が接続されており、上記ノードN’、、
N’、は各対応して前記センスアンプ制御回路φ8.φ
3の出力端となっている。そして、前記PチャネルFE
TQ、およびNチャネルFET Q sの各ダートに対
応して前記センスアンf6,7で使用されているプリチ
ャージ制御信号φ、、i□が印加されるものであシ、残
シのPチャネルFET Q tおよびNチャネルFET
Q aの各ダートに対応して相補的な制御信号φi+
+8が印加されるものである。
次に、上記構成によるDRAMのセンスアンプ系におけ
るセンス動作を説明する。先ず、φ1信号をロウレベル
(si倍信号)・イレペル)にすることによって、vc
e電位プリチャージ方式のセンスアンゾロを用いたメモ
リセルアレイブロック11+13における各ビット線対
BL1゜“BL、は前述したようにvcc電位にプリチ
ャージされ、■ 電位グリチャージ方式のセンスアン!
I!I デフを用いたメモリセルプレイブロック1.。
るセンス動作を説明する。先ず、φ1信号をロウレベル
(si倍信号)・イレペル)にすることによって、vc
e電位プリチャージ方式のセンスアンゾロを用いたメモ
リセルアレイブロック11+13における各ビット線対
BL1゜“BL、は前述したようにvcc電位にプリチ
ャージされ、■ 電位グリチャージ方式のセンスアン!
I!I デフを用いたメモリセルプレイブロック1.。
14における各ビット線対BL、 、 BL、は前述し
たように接地電位にプリチャージされる。このとき、セ
ンスアンプ制御回路10においては、φ、 信410ウ
レペル、φ、信号ヲノ1イレペル(i、信号はロウレベ
ル)にしておくと、前記φ1信号がロウレベルになるこ
とによってFETQs=Qsがオン、FET Q@ 、
Qt eQ*がオフ状態になシ、φ、信号出力ノードN
′、はvcc電位、φ、信号出力ノードN/ 、はvs
s電位にプリチャージされる。プリチャージ終了後に前
記φ、信号をハイレベル(71信号はロウレベル)にす
ると、前述したように各ビット線対BL1. BL、I
BL、 、 BL、はフローティング状態になシ、セン
スアンプ制御回路10においてはFET Qs + Q
sがオフ状態になるのでφ、信号出力ノード豹、φ、信
号出力ノードN′2が70−ティング状態になる。
たように接地電位にプリチャージされる。このとき、セ
ンスアンプ制御回路10においては、φ、 信410ウ
レペル、φ、信号ヲノ1イレペル(i、信号はロウレベ
ル)にしておくと、前記φ1信号がロウレベルになるこ
とによってFETQs=Qsがオン、FET Q@ 、
Qt eQ*がオフ状態になシ、φ、信号出力ノードN
′、はvcc電位、φ、信号出力ノードN/ 、はvs
s電位にプリチャージされる。プリチャージ終了後に前
記φ、信号をハイレベル(71信号はロウレベル)にす
ると、前述したように各ビット線対BL1. BL、I
BL、 、 BL、はフローティング状態になシ、セン
スアンプ制御回路10においてはFET Qs + Q
sがオフ状態になるのでφ、信号出力ノード豹、φ、信
号出力ノードN′2が70−ティング状態になる。
次に、ローデコーダ2,3,4.5によりメモリセルプ
レイブロック11〜14のワード線、ダミーワード線を
選択してメモリセル、ダミーセルを選択した後、φ4信
号をノ・イレペルにすると、センスアンプ制御回路10
においてFET Q *がオン状態になり、vcc電位
状態にあったφ、信号出力ノードN′1とV 電位状態
にあったφ、信号出力@S ノードN/、とが短絡接続されるので、上記各ノードN
’1.N’、は7vcc電位になる。このとき、■ 電
位プリチャージ方式のセンスアンゾロにC おいては、φ、信号入カノードN8がvcc電位から上
記−vc(、電位に下がることによυビット線対BL、
、π1のうち電位の低い方に接続されているNチャネル
FET (第6図Q、あるいはQ4 )が導通して上
記電位の低い方のビット線が一!−■ 電位まで引き下
げられる(第3図参照)。
レイブロック11〜14のワード線、ダミーワード線を
選択してメモリセル、ダミーセルを選択した後、φ4信
号をノ・イレペルにすると、センスアンプ制御回路10
においてFET Q *がオン状態になり、vcc電位
状態にあったφ、信号出力ノードN′1とV 電位状態
にあったφ、信号出力@S ノードN/、とが短絡接続されるので、上記各ノードN
’1.N’、は7vcc電位になる。このとき、■ 電
位プリチャージ方式のセンスアンゾロにC おいては、φ、信号入カノードN8がvcc電位から上
記−vc(、電位に下がることによυビット線対BL、
、π1のうち電位の低い方に接続されているNチャネル
FET (第6図Q、あるいはQ4 )が導通して上
記電位の低い方のビット線が一!−■ 電位まで引き下
げられる(第3図参照)。
ee
また、このとき、■、8電位グリチャージ方式のセンス
アンプ1においては、φ3の信号入力ノードN、がV。
アンプ1においては、φ3の信号入力ノードN、がV。
電位から前記Σvcc電位に上がることによシ、ビット
線対BL、 、 BL、のうち電位の高い方に接続され
ているPチャネルFET (第7図Q16るいはQ、)
が導通して上記電位の高い方のビット線がΣvcc電位
まで引き上げられる(第4図参照)。次に、φ4信号を
ロウレベルにしてセンスアンプ制御回路10のFETQ
、をオフ状態にしてφ、信号出力ノードN/1とφ、信
号出力ノードN′、との間を非導通状態にした後、φ、
傷信号ロウレベル(’161信号はハイレベル)にする
二これによって、センスアンプ制御回路10のFET
Qs * Qtがオン状態になり、φ、信号出力ノード
N′、がv8.電位、φ3信号出力ノード■2がvcc
電位になるので、前記ビット線対BL1. BL、のう
ち2vcc電位の方に接続されているFET (第6図
Q、あるいはQ4 )が導通して上記−Hvcc電位の
ビット線はv0電位まで引き下げられ、またビット線対
BL、、BL、のうち2 vee電位の方に接続されて
い6Frr(g7gQzt)るいFiam )が導通し
て上記z We。電位のビット線はvce電位まで引き
上げられる。これでビット線対(BLI I BLI
)および(BL、 l BLI )にそれぞれ読み出さ
れたメモリセル記憶情報のセンス動作が完了する。この
センス動作におけるビット線対BL、 、 BL、の電
位変化の様子を第3図に、ビット線対BL、 。
線対BL、 、 BL、のうち電位の高い方に接続され
ているPチャネルFET (第7図Q16るいはQ、)
が導通して上記電位の高い方のビット線がΣvcc電位
まで引き上げられる(第4図参照)。次に、φ4信号を
ロウレベルにしてセンスアンプ制御回路10のFETQ
、をオフ状態にしてφ、信号出力ノードN/1とφ、信
号出力ノードN′、との間を非導通状態にした後、φ、
傷信号ロウレベル(’161信号はハイレベル)にする
二これによって、センスアンプ制御回路10のFET
Qs * Qtがオン状態になり、φ、信号出力ノード
N′、がv8.電位、φ3信号出力ノード■2がvcc
電位になるので、前記ビット線対BL1. BL、のう
ち2vcc電位の方に接続されているFET (第6図
Q、あるいはQ4 )が導通して上記−Hvcc電位の
ビット線はv0電位まで引き下げられ、またビット線対
BL、、BL、のうち2 vee電位の方に接続されて
い6Frr(g7gQzt)るいFiam )が導通し
て上記z We。電位のビット線はvce電位まで引き
上げられる。これでビット線対(BLI I BLI
)および(BL、 l BLI )にそれぞれ読み出さ
れたメモリセル記憶情報のセンス動作が完了する。この
センス動作におけるビット線対BL、 、 BL、の電
位変化の様子を第3図に、ビット線対BL、 。
BL、の電位変化の様子を第4図に示している。
なお、ビット線対(nt、、、i可)、(nL、、可)
のプリチャージ動作に際しては、先ずφ、倍信号ハイレ
ベルにしてセンスアンプ制御回路10のFET Q @
t Q vをそれぞれオフ状態にしてからφ4信号
をハイレベルにしてFET Q eを導通させてφ、信
号出力ノードN、/とφ3信号出力ノードN、′とを短
絡接続されて上記両市力ノードN、’、N、’を2vC
C電位に設定する。その後、φ4信号をロウレベルにし
てFET Q *をオフ状態くし、次に前述したように
φ□倍信号ロウレベルにすることによってFET Q
I # Q sがオンになってφ、信号出力ノードN
1′はvce電位、φ。
のプリチャージ動作に際しては、先ずφ、倍信号ハイレ
ベルにしてセンスアンプ制御回路10のFET Q @
t Q vをそれぞれオフ状態にしてからφ4信号
をハイレベルにしてFET Q eを導通させてφ、信
号出力ノードN、/とφ3信号出力ノードN、′とを短
絡接続されて上記両市力ノードN、’、N、’を2vC
C電位に設定する。その後、φ4信号をロウレベルにし
てFET Q *をオフ状態くし、次に前述したように
φ□倍信号ロウレベルにすることによってFET Q
I # Q sがオンになってφ、信号出力ノードN
1′はvce電位、φ。
信号出力ノードN、′はv、、電位になり、vcc−電
位プリチャージ方式のセンスアンプのFET (第6図
Q□ 、Q、)がオンになり、vII電位プリチャージ
方式のセンスアンプのFET (第7図Ql−Q4)が
オンになるので、ビット線対BL1.BL、はvcc電
位、ビット線対BL、 、BL、はvcc電位になる。
位プリチャージ方式のセンスアンプのFET (第6図
Q□ 、Q、)がオンになり、vII電位プリチャージ
方式のセンスアンプのFET (第7図Ql−Q4)が
オンになるので、ビット線対BL1.BL、はvcc電
位、ビット線対BL、 、BL、はvcc電位になる。
即ち、上述したようなセンスアンプ系においては、ビッ
ト線の充放電電流は第5図に示すように2回に分けて消
費される。1回目はビット線電位のセンス動作時にφ、
倍信号ロウレベルにすることによって、ビット線対BL
s #BL*のうちのいずれか一方(”ee電位の方)
がvcc電位まで引き上げられるときである。2回目は
プリチャージ動作時にφ1信号をロタレベルにすること
によって、ピy )mMBLt e BTlのうちのい
ずれか一方(2vee電位の方)がvec電位まで引き
上げられるときである。これらのいずれのときもQ=C
,・丁vca(但し、C3はビット線容量)だけの電荷
が必要であり、2回分ではQ=C8・veeの電荷が必
要である。このことは、従来例ではセンスアンプを2個
同時に動作させたときにQ”2 (all−vee)の
電荷が必要であることに比べて充放電電流が−の消費量
で済むことになる。また、上記センスアンプ系では上述
したQ=CB@ TVacの電荷を第5図に示すように
2度に分けて消費しており、プリチャージ時のピーク電
流値は従来例に比べて−になる。
ト線の充放電電流は第5図に示すように2回に分けて消
費される。1回目はビット線電位のセンス動作時にφ、
倍信号ロウレベルにすることによって、ビット線対BL
s #BL*のうちのいずれか一方(”ee電位の方)
がvcc電位まで引き上げられるときである。2回目は
プリチャージ動作時にφ1信号をロタレベルにすること
によって、ピy )mMBLt e BTlのうちのい
ずれか一方(2vee電位の方)がvec電位まで引き
上げられるときである。これらのいずれのときもQ=C
,・丁vca(但し、C3はビット線容量)だけの電荷
が必要であり、2回分ではQ=C8・veeの電荷が必
要である。このことは、従来例ではセンスアンプを2個
同時に動作させたときにQ”2 (all−vee)の
電荷が必要であることに比べて充放電電流が−の消費量
で済むことになる。また、上記センスアンプ系では上述
したQ=CB@ TVacの電荷を第5図に示すように
2度に分けて消費しており、プリチャージ時のピーク電
流値は従来例に比べて−になる。
なお、センスアンプ制御回路10は上記実施例のものに
限らず、同等の機能を有する種々の回路を用い得るが、
第2図の回路は簡易な構成であり、既存の信号φ1 、
φ、の他にタイミング信号φ4 、φ、、φ、を追加す
るだけでよく、実現が容易である。
限らず、同等の機能を有する種々の回路を用い得るが、
第2図の回路は簡易な構成であり、既存の信号φ1 、
φ、の他にタイミング信号φ4 、φ、、φ、を追加す
るだけでよく、実現が容易である。
上述したように本発明のダイナミック型ランダムアクセ
スメモリのセンスアンプ系によれば、同時に作動するビ
ットラインのうち半分づつをvcc電位グリチャージ方
式、vec電位プリチャージ方式の2種類のセンスアン
プに接続して、ビットラインの半分をvee電源電位、
残りの半分を接地電位にプリチャージしておき、上記2
種類のセンスアンプを相補的に動作させるようにしてい
る。これによって、センス動作、プリチャージ動作に際
してvcc電源より流れ込む電荷量を半減させることが
でき、しかもこの電荷をピットライン線に対するセンス
動作時とプリチャージ動作時とに均等に分割して取り込
むことKより、プリチャージ時のピーク電流はさらに半
減する。したがって、本発明は大容量のメモリICに適
用してその消費電流およびピーク電流を著しく低減でき
、メモリ周辺回路の誤動作を引き起こすおそれが小さく
なるなどの効果が得られる。
スメモリのセンスアンプ系によれば、同時に作動するビ
ットラインのうち半分づつをvcc電位グリチャージ方
式、vec電位プリチャージ方式の2種類のセンスアン
プに接続して、ビットラインの半分をvee電源電位、
残りの半分を接地電位にプリチャージしておき、上記2
種類のセンスアンプを相補的に動作させるようにしてい
る。これによって、センス動作、プリチャージ動作に際
してvcc電源より流れ込む電荷量を半減させることが
でき、しかもこの電荷をピットライン線に対するセンス
動作時とプリチャージ動作時とに均等に分割して取り込
むことKより、プリチャージ時のピーク電流はさらに半
減する。したがって、本発明は大容量のメモリICに適
用してその消費電流およびピーク電流を著しく低減でき
、メモリ周辺回路の誤動作を引き起こすおそれが小さく
なるなどの効果が得られる。
第1図は本発明に係るDRAMめセンスアンプ系の一実
施例を概略的に示す構成説明図、第2図は第1図のセン
スアンプ制御回路の一具体例全示す回路図、第3図およ
び第4図は第1図の2種類のセンスアンプに各対応して
接続されたビット線対BL、 、 嶋およびBL2.π
2の電位変化を示す図、第5図は第1図のDRAMのピ
ット線充放電電流を示すタイミング波形図、第6図およ
び第7図はそれぞれvcC電位プリチャージ方式および
接地電位プリチャージ方式の同期プリチャージ型センス
アンプを示す回路図、第8図および第9図は従来のDR
AMのピット線対BL、 。 藷、の電位変化およびピット線充放電電流を示すタイミ
ング波形図である。 11〜ノ4・・・メモリセルアレイブロック、2〜5・
・・ローデコーダ、6・・・vcc電位プリチャージ方
式センスアンプ、7・・・v811電位プリチャージ方
式センスアンプ、8.9・・・カラムデコーダ、10・
・・センスアンプ制御回路、Q1〜Q、・・・FET
。
施例を概略的に示す構成説明図、第2図は第1図のセン
スアンプ制御回路の一具体例全示す回路図、第3図およ
び第4図は第1図の2種類のセンスアンプに各対応して
接続されたビット線対BL、 、 嶋およびBL2.π
2の電位変化を示す図、第5図は第1図のDRAMのピ
ット線充放電電流を示すタイミング波形図、第6図およ
び第7図はそれぞれvcC電位プリチャージ方式および
接地電位プリチャージ方式の同期プリチャージ型センス
アンプを示す回路図、第8図および第9図は従来のDR
AMのピット線対BL、 。 藷、の電位変化およびピット線充放電電流を示すタイミ
ング波形図である。 11〜ノ4・・・メモリセルアレイブロック、2〜5・
・・ローデコーダ、6・・・vcc電位プリチャージ方
式センスアンプ、7・・・v811電位プリチャージ方
式センスアンプ、8.9・・・カラムデコーダ、10・
・・センスアンプ制御回路、Q1〜Q、・・・FET
。
Claims (3)
- (1)メモリセルアレイにおける偶数個のメモリセルア
レイブロックを同時に動作させる方式を用いたダイナミ
ック型ランダムアクセスメモリのセンスアンプ系におい
て、前記メモリセルアレイブロックのうち半分のブロッ
クにおけるビット線にはV_C_C電源電位プリチャー
ジ方式の同期プリチャージ型センスアンプを接続し、残
りの半分のブロックにおけるビット線には接地電位プリ
チャージ方式の同期プリチャージ型センスアンプを接続
し、これらの2種類のセンスアンプそれぞれのセンスア
ンプ制御信号入力ノードをそれぞれ所定の電位状態ある
いはフローティング状態に設定制御するセンスアンプ制
御回路を設けてなることを特徴とするダイナミック型ラ
ンダムアクセスメモリのセンスアンプ系。 - (2)前記センスアンプ制御回路は、前記センスアンプ
制御信号入力ノードをV_C_C電位あるいは1/2V
_C_C電位あるいは接地電位に設定することを特徴と
する前記特許請求の範囲第1項記載のダイナミック型ラ
ンダムアクセスメモリのセンスアンプ系。 - (3)前記センスアンプ制御回路は、ソースがV_C_
C電源に接続され、ゲートにプリチャージ制御信号φ_
1が印加されるPチャネルFETQ_5と、このPチャ
ネルFETQ_5とドレイン相互が接続され、ソースが
接地され、ゲートにタイミング信号@φ@_5が印加さ
れるNチャネルFETQ_6と、ソースがV_C_C電
源に接続され、ゲートにタイミング信号φ_5が印加さ
れるPチャネルFETQ_7と、このPチャネルFET
Q_7とドレイン相互が接続され、ソースが接地され、
ゲートにタイミング信号@φ@_1が印加されるNチャ
ネルFETQ_8と、このNチャネルFETQ_8と前
記NチャネルFETQ_6とのドレイン相互間に接続さ
れ、ゲートにタイミング信号φ_4が印加されるNチャ
ネルFETQ_9とからなり、上記NチャネルFETQ
_9の両端が各対応して前記2種類のセンスアンプそれ
ぞれのセンスアンプ制御信号入力ノードに接続されるこ
とを特徴とする前記特許請求の範囲第1項記載のダイナ
ミック型ランダムアクセスメモリのセンスアンプ系。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59263885A JPS61142593A (ja) | 1984-12-14 | 1984-12-14 | ダイナミツク型ランダムアクセスメモリのセンスアンプ系 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59263885A JPS61142593A (ja) | 1984-12-14 | 1984-12-14 | ダイナミツク型ランダムアクセスメモリのセンスアンプ系 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61142593A true JPS61142593A (ja) | 1986-06-30 |
Family
ID=17395598
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59263885A Pending JPS61142593A (ja) | 1984-12-14 | 1984-12-14 | ダイナミツク型ランダムアクセスメモリのセンスアンプ系 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61142593A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62180591A (ja) * | 1986-02-04 | 1987-08-07 | Fujitsu Ltd | 半導体記憶装置 |
JPS6339196A (ja) * | 1986-08-01 | 1988-02-19 | Hitachi Ltd | 半導体メモリ |
JPH0221491A (ja) * | 1988-07-07 | 1990-01-24 | Sanyo Electric Co Ltd | 半導体集積回路 |
JPH05234372A (ja) * | 1992-02-21 | 1993-09-10 | Nippon Steel Corp | ダイナミック論理回路 |
WO1997032311A1 (fr) * | 1996-02-28 | 1997-09-04 | Hitachi, Ltd. | Memoire ferroelectrique |
WO1999046776A1 (fr) * | 1998-03-12 | 1999-09-16 | Matsushita Electric Industrial Co., Ltd. | Memoire a semi-conducteurs |
US6330178B1 (en) | 1996-02-28 | 2001-12-11 | Hitachi, Ltd. | Ferroelectric memory device |
US6545902B2 (en) | 1998-08-28 | 2003-04-08 | Hitachi, Ltd. | Ferroelectric memory device |
-
1984
- 1984-12-14 JP JP59263885A patent/JPS61142593A/ja active Pending
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62180591A (ja) * | 1986-02-04 | 1987-08-07 | Fujitsu Ltd | 半導体記憶装置 |
JPS6339196A (ja) * | 1986-08-01 | 1988-02-19 | Hitachi Ltd | 半導体メモリ |
JPH0221491A (ja) * | 1988-07-07 | 1990-01-24 | Sanyo Electric Co Ltd | 半導体集積回路 |
JPH05234372A (ja) * | 1992-02-21 | 1993-09-10 | Nippon Steel Corp | ダイナミック論理回路 |
WO1997032311A1 (fr) * | 1996-02-28 | 1997-09-04 | Hitachi, Ltd. | Memoire ferroelectrique |
US6097623A (en) * | 1996-02-28 | 2000-08-01 | Hitachi, Ltd. | Ferroelectric memory device having two columns of memory cells precharged to separate voltages |
US6330178B1 (en) | 1996-02-28 | 2001-12-11 | Hitachi, Ltd. | Ferroelectric memory device |
WO1999046776A1 (fr) * | 1998-03-12 | 1999-09-16 | Matsushita Electric Industrial Co., Ltd. | Memoire a semi-conducteurs |
US6545902B2 (en) | 1998-08-28 | 2003-04-08 | Hitachi, Ltd. | Ferroelectric memory device |
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