JPS61142593A - ダイナミツク型ランダムアクセスメモリのセンスアンプ系 - Google Patents
ダイナミツク型ランダムアクセスメモリのセンスアンプ系Info
- Publication number
- JPS61142593A JPS61142593A JP59263885A JP26388584A JPS61142593A JP S61142593 A JPS61142593 A JP S61142593A JP 59263885 A JP59263885 A JP 59263885A JP 26388584 A JP26388584 A JP 26388584A JP S61142593 A JPS61142593 A JP S61142593A
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- JP
- Japan
- Prior art keywords
- sense amplifier
- potential
- channel
- fetq
- bit line
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ＭＯＳ型（絶縁ダート型）半導体記憶装置、
特にダイナミック型ランダムアクセスメモリ（以下、Ｄ
ＲＡＭと言う）のセンスアンプ系に係シ、特に大容量の
メモリ集積回路に使用されるものである。
特にダイナミック型ランダムアクセスメモリ（以下、Ｄ
ＲＡＭと言う）のセンスアンプ系に係シ、特に大容量の
メモリ集積回路に使用されるものである。
第６図は、ＤＲＡＭにおけるメモリセルアレイの各ビッ
ト線対に接続される同期プリチャージ型センスアンズの
従来例であって、’ｃｃ電源電位（たとえば５Ｖ）によ
りプリチャージを行なう方式のものを示している。即ち
、ＢＬｌ、ＢＩＪはビット線対、φ１はプリチャージ制
御信号、φ２はセンスアンプ制御信号、Ｑｌおよ−びＱ
ｌ−はプリチャージ用ＰチャネルＦＥＴ （電界効果ト
ランジスタ）、Ｑ３およびＱ４はフリップフロップ用Ｎ
チャネルＦＥＴである。
ト線対に接続される同期プリチャージ型センスアンズの
従来例であって、’ｃｃ電源電位（たとえば５Ｖ）によ
りプリチャージを行なう方式のものを示している。即ち
、ＢＬｌ、ＢＩＪはビット線対、φ１はプリチャージ制
御信号、φ２はセンスアンプ制御信号、Ｑｌおよ−びＱ
ｌ−はプリチャージ用ＰチャネルＦＥＴ （電界効果ト
ランジスタ）、Ｑ３およびＱ４はフリップフロップ用Ｎ
チャネルＦＥＴである。
上記ＰチャネルＦＥＴＱ１、Ｑｌの各ソースは対応して
η。電源に接続され、各ダートは相互接続され、各ドレ
インは対応して前記ＮチャネルＦＥＴＱ３、Ｑ４の各ド
レインに接続されておシ、とのＮチャネルＦＥＴＱ５、
Ｑ４はソース相互が接続されると共に互いのドレイン拳
ダート相互が接続されている．そして、前記Ｐチャネル
ＦＥＴ（ｈ、Ｑｌのｆ−｝相互接続ノードにプリチャー
ジ制御信号φ１が印加され、ＮチャネルＦＥＴＱ３、Ｑ
４のソース相互接続ノードＮ１にセンスアンプ制御信号
φ２が印加されるものであシ、ＰチャネルＦＥＴＱ１と
ＮチャネルＦＥＴＱｓとのドレイン相互接続ノードが一
方のビット線ＢＬに接続され、ＰチャネルＦＥＴＱ２と
ＮチャネルＦＥＴＱ４とのドレイン相互接続ノードが他
方のピット線孔に接続されている。
η。電源に接続され、各ダートは相互接続され、各ドレ
インは対応して前記ＮチャネルＦＥＴＱ３、Ｑ４の各ド
レインに接続されておシ、とのＮチャネルＦＥＴＱ５、
Ｑ４はソース相互が接続されると共に互いのドレイン拳
ダート相互が接続されている．そして、前記Ｐチャネル
ＦＥＴ（ｈ、Ｑｌのｆ−｝相互接続ノードにプリチャー
ジ制御信号φ１が印加され、ＮチャネルＦＥＴＱ３、Ｑ
４のソース相互接続ノードＮ１にセンスアンプ制御信号
φ２が印加されるものであシ、ＰチャネルＦＥＴＱ１と
ＮチャネルＦＥＴＱｓとのドレイン相互接続ノードが一
方のビット線ＢＬに接続され、ＰチャネルＦＥＴＱ２と
ＮチャネルＦＥＴＱ４とのドレイン相互接続ノードが他
方のピット線孔に接続されている。
上記センスアンプにおいて、φ２信号をＶＣＣ電位に、
φ１信号を外。電源電位（接地電位）にすると、Ｐチャ
ネルＦＥＴＣｈ 、 Ｑｌのみがオン状態になってビッ
ト線対ＢＬ１， ＢＬｌがｖｃｃ電位に７’リチヤージ
される。次に、φ□倍信号ハイレベル（ｖｅｅ電位）に
してＰチャネルＦＥＴ Ｑ ｓ ＋ Ｑ ｍをオフ状
態にしてビット線対ＢＬ， 、 ＢＬ□ を７ローテイ
ング状態にした後、ビット線対ＢＬ， 、 ＢＬ、のい
ずれか一方に接続されているメモリセルおよび他方に接
続されているダミーセルを選択することによりて、ビッ
ト線対ＢＬ１， ＢＬｌ間に僅かな電圧差が生じる。次
に、φ２信号をロウレベル（ｖ．電位）にすると、ビッ
ト線対ＢＬ□， ＢＬ，のうち電位の低い方に接続され
ているＮチ．ヤネルＦＥＴ Ｑ ｍあるいはＱ４が導通
して電位の低い方のビット線ＢＬ，あるいはπ，はｖｌ
，ｌＳ電位まで引き下げられるので、メモリセルからの
読み出し情報をｖｅｃの＠１”レベルあるいはｖ．Ｉｌ
電位の１０”レベルとして確実にセンスすることができ
る。仁のセンス動作時におけるビット線対ＢＬ１， Ｂ
Ｌ□の電位変化の様子を第８図に示している。
φ１信号を外。電源電位（接地電位）にすると、Ｐチャ
ネルＦＥＴＣｈ 、 Ｑｌのみがオン状態になってビッ
ト線対ＢＬ１， ＢＬｌがｖｃｃ電位に７’リチヤージ
される。次に、φ□倍信号ハイレベル（ｖｅｅ電位）に
してＰチャネルＦＥＴ Ｑ ｓ ＋ Ｑ ｍをオフ状
態にしてビット線対ＢＬ， 、 ＢＬ□ を７ローテイ
ング状態にした後、ビット線対ＢＬ， 、 ＢＬ、のい
ずれか一方に接続されているメモリセルおよび他方に接
続されているダミーセルを選択することによりて、ビッ
ト線対ＢＬ１， ＢＬｌ間に僅かな電圧差が生じる。次
に、φ２信号をロウレベル（ｖ．電位）にすると、ビッ
ト線対ＢＬ□， ＢＬ，のうち電位の低い方に接続され
ているＮチ．ヤネルＦＥＴ Ｑ ｍあるいはＱ４が導通
して電位の低い方のビット線ＢＬ，あるいはπ，はｖｌ
，ｌＳ電位まで引き下げられるので、メモリセルからの
読み出し情報をｖｅｃの＠１”レベルあるいはｖ．Ｉｌ
電位の１０”レベルとして確実にセンスすることができ
る。仁のセンス動作時におけるビット線対ＢＬ１， Ｂ
Ｌ□の電位変化の様子を第８図に示している。
一方、第７図はｖ８８電位によりプリチャージを行なう
方式の同期プリチャージ型センスアンプの従来例を示し
ており、上述した第６図のセンスアンプに比べて、Ｎチ
ャネルＦＥＴ Ｑ ｓ ＋ Ｑ ４をプリチャージ用、
ＰチャネルＦＥＴ Ｑｌ，Ｑｔを７リツプフロツ！用と
した点が異なる。即ち、ＮチャネルＦＥＴ Ｑ ｓ 、
Ｑ ４の各ソースをＶ 電源に■ 接続すると共にダート相互を接続してζのダート相互接
続ノードにグリチャージ制御信号ｊ１を印加し、Ｐチャ
ネルＦＥＴ Ｑ ＊ ＋ Ｑ ＊の互いのドレイン・ダ
ート相互を接続すると共にソース相互を接続してこのソ
ース相互接続ノードＮ，にセンスアンプ制御信号φ，を
印加するものである。
方式の同期プリチャージ型センスアンプの従来例を示し
ており、上述した第６図のセンスアンプに比べて、Ｎチ
ャネルＦＥＴ Ｑ ｓ ＋ Ｑ ４をプリチャージ用、
ＰチャネルＦＥＴ Ｑｌ，Ｑｔを７リツプフロツ！用と
した点が異なる。即ち、ＮチャネルＦＥＴ Ｑ ｓ 、
Ｑ ４の各ソースをＶ 電源に■ 接続すると共にダート相互を接続してζのダート相互接
続ノードにグリチャージ制御信号ｊ１を印加し、Ｐチャ
ネルＦＥＴ Ｑ ＊ ＋ Ｑ ＊の互いのドレイン・ダ
ート相互を接続すると共にソース相互を接続してこのソ
ース相互接続ノードＮ，にセンスアンプ制御信号φ，を
印加するものである。
このセンスアンプにおいては、φ．倍信号ｖ０電位に、
ｉ，信号をｖｃｅ電位にすると、ＮチャネルＦＥＴ Ｑ
＠ ＋ Ｑ ａのみがオン状態になってビット線対Ｂ
Ｌ， 、 ＢＬ，がｖ８．電位にプリチャージされる。
ｉ，信号をｖｃｅ電位にすると、ＮチャネルＦＥＴ Ｑ
＠ ＋ Ｑ ａのみがオン状態になってビット線対Ｂ
Ｌ， 、 ＢＬ，がｖ８．電位にプリチャージされる。
次に、￥１信号をＶ 電位にしてＮチヤネルＦＥＴ Ｑ
ａ ｒ Ｑ ４をオフ状態にしてビット線対ＢＬ，
、 ＢＬ！をフローティング状態にした後、ワード線お
よびダミーワード線の選択によりメモリセルおよびダミ
ーセルを選択することによってビット線対ＢＬ、 、
ＢＬ、に僅かな電圧差が生じる。次に、φ８信号をｖｅ
ｌｌ！電位にすると、ビット線対ＢＬ、 、 ＢＬ、の
うち電位の高い方に接続されているＰチャネルＦＥＴＱ
、あるいはＱ、が導通して電位の高い方のビット線ＢＬ
、あるいは肛、はｖｃｃ１！位まで引き上げられる。
ａ ｒ Ｑ ４をオフ状態にしてビット線対ＢＬ，
、 ＢＬ！をフローティング状態にした後、ワード線お
よびダミーワード線の選択によりメモリセルおよびダミ
ーセルを選択することによってビット線対ＢＬ、 、
ＢＬ、に僅かな電圧差が生じる。次に、φ８信号をｖｅ
ｌｌ！電位にすると、ビット線対ＢＬ、 、 ＢＬ、の
うち電位の高い方に接続されているＰチャネルＦＥＴＱ
、あるいはＱ、が導通して電位の高い方のビット線ＢＬ
、あるいは肛、はｖｃｃ１！位まで引き上げられる。
ところで、前記第６図のセンスアンプにおいて、ビット
線ＢＬ□、瓦、は接地電圧Ｖ との間ｓ に大きな容量ＣＢを持っているので、ビット線ＢＬ、
、 ＢＬｌのプリチャージ時にはビット線対ＢＬ１．Ｂ
Ｌ、のうちＶ。電圧になっている一方のビット線（他方
のビット線はｖｃｃｃ位になりている）の電位をｖｃｃ
ｃ位に引き上げるためにＱ ＝ ｃＢ−ｖｃｃだけの電
荷を必要とする。このビット線の充放電電流はメモリＩ
Ｃの全消費電流のかなシの部分を占めているので、メモ
リＩＣの大容量化によってビット線容量ＣＢが増大する
と共にプリチャージされるビット線対の数も増すことに
つれて消費電流は大きくなるばかシである。また、ビッ
ト線の充放電電流は第９図に示すようにプリチャージ時
に集中しており、メモリの大容量化に伴ってプリチャー
ジ時のピーク電流値が大きくなシ、メモリ周辺回路の誤
動作を引き起こすおそれも大きくなるという問題があっ
た。このような問題点は、前述したＶ 電Ｉ！ｓ 位プリチャージ方式のセンスアンプを使用したメモリに
おいても本質的に同様に生じる。
線ＢＬ□、瓦、は接地電圧Ｖ との間ｓ に大きな容量ＣＢを持っているので、ビット線ＢＬ、
、 ＢＬｌのプリチャージ時にはビット線対ＢＬ１．Ｂ
Ｌ、のうちＶ。電圧になっている一方のビット線（他方
のビット線はｖｃｃｃ位になりている）の電位をｖｃｃ
ｃ位に引き上げるためにＱ ＝ ｃＢ−ｖｃｃだけの電
荷を必要とする。このビット線の充放電電流はメモリＩ
Ｃの全消費電流のかなシの部分を占めているので、メモ
リＩＣの大容量化によってビット線容量ＣＢが増大する
と共にプリチャージされるビット線対の数も増すことに
つれて消費電流は大きくなるばかシである。また、ビッ
ト線の充放電電流は第９図に示すようにプリチャージ時
に集中しており、メモリの大容量化に伴ってプリチャー
ジ時のピーク電流値が大きくなシ、メモリ周辺回路の誤
動作を引き起こすおそれも大きくなるという問題があっ
た。このような問題点は、前述したＶ 電Ｉ！ｓ 位プリチャージ方式のセンスアンプを使用したメモリに
おいても本質的に同様に生じる。
本発明は上記の事情に鑑みてなされたもので、プリチャ
ージ時のビット線充放電電流およびその電流ピーク値を
著しく低減し得るダイナミック型ランダムアクセスメモ
リのセンスアンプ系を提供するものである。
ージ時のビット線充放電電流およびその電流ピーク値を
著しく低減し得るダイナミック型ランダムアクセスメモ
リのセンスアンプ系を提供するものである。
即ち、本発明はメモリセルアレイの偶数個のメモリセル
アレイブロックを同時に動作させる方式を用いたＤＲＡ
Ｍにおいて、メモリセルアレイブロックのうち半分のブ
ロックにおけるビット線にはＶ 電位プリチャージ方式
の同期グリチＣ ャージ型センスアンプを接続し、残り半分のプロ、りに
おけるビット線には接地電位グリチャージ方式の同期プ
リチャージ型センスアンプを接続し、これらの２種類の
センスアンプそれぞれのセンスアンプ制御信号人力ノー
ドをｖｃｃ電位、２ｖｃｃ電位、接地電位に選択的に設
定しあるいはフローティング状態に設定するセンスアン
プ制御信号を設けてなることを特徴とするものである。
アレイブロックを同時に動作させる方式を用いたＤＲＡ
Ｍにおいて、メモリセルアレイブロックのうち半分のブ
ロックにおけるビット線にはＶ 電位プリチャージ方式
の同期グリチＣ ャージ型センスアンプを接続し、残り半分のプロ、りに
おけるビット線には接地電位グリチャージ方式の同期プ
リチャージ型センスアンプを接続し、これらの２種類の
センスアンプそれぞれのセンスアンプ制御信号人力ノー
ドをｖｃｃ電位、２ｖｃｃ電位、接地電位に選択的に設
定しあるいはフローティング状態に設定するセンスアン
プ制御信号を設けてなることを特徴とするものである。
以下、図面を参照して本発明の一実施例を詳細忙説明す
る。
る。
第１図はメモリセルアレイが偶数個（たとえば４個）の
メモリセルアレイブロックハ〜ねに分割され、偶数個の
メモリセルアレイゾロ。
メモリセルアレイブロックハ〜ねに分割され、偶数個の
メモリセルアレイゾロ。
りが同時に動作する方式を用いたＤＲＡＭの一部を示し
ている。このメモリセルアレイにおいて、半分のブロッ
ク（たとえばハ、 ｉ、 ） Ｋおけるビット線には第
６図に示したようなりｃｃ電電位プリチャジノ方式同期
プリチャージ型センスアンゾロが使用されており、残り
の半分のゾロ、り（ｉｚ ｅｌａ ）ＶＣおけるビット
線には第７図に示したようなＶ 電位グリチャージ方式
の同期プｅ リチャージ型センスアンデフが使用されている。
ている。このメモリセルアレイにおいて、半分のブロッ
ク（たとえばハ、 ｉ、 ） Ｋおけるビット線には第
６図に示したようなりｃｃ電電位プリチャジノ方式同期
プリチャージ型センスアンゾロが使用されており、残り
の半分のゾロ、り（ｉｚ ｅｌａ ）ＶＣおけるビット
線には第７図に示したようなＶ 電位グリチャージ方式
の同期プｅ リチャージ型センスアンデフが使用されている。
上記メモリセルアレイブロック１ｉ、１１はローデコー
ダ２ 、３ＩＣより同時にワード線の選択（ダミーワー
ド線の選択も含む）が行なわれ、メモリセルアレイブロ
ック’５ｅ１４はローデコーダ４ ｅ ｓ Ｋより同時
忙ワード線の選択（ダミーワード線の選択も含む）が行
なわれる。また、上記メモリセルアレイゾロ、り１１．
１ｍはカラムデコーダ８ｉＣよりカラム選択が行なわれ
、メモリセルアレイ７”ａ 、 ７１Ｂ ＋ １４は
カラムデコーダ９によりカラム選択が行なわれる。
ダ２ 、３ＩＣより同時にワード線の選択（ダミーワー
ド線の選択も含む）が行なわれ、メモリセルアレイブロ
ック’５ｅ１４はローデコーダ４ ｅ ｓ Ｋより同時
忙ワード線の選択（ダミーワード線の選択も含む）が行
なわれる。また、上記メモリセルアレイゾロ、り１１．
１ｍはカラムデコーダ８ｉＣよりカラム選択が行なわれ
、メモリセルアレイ７”ａ 、 ７１Ｂ ＋ １４は
カラムデコーダ９によりカラム選択が行なわれる。
そして、前記２種類のセンスアンｆ６，７に各対応して
センスアンプ制御信号φ８．φ、を供給すると共に所定
のタイミングで２種類のセンスアンプのセンスアンプ制
御信号入力ノード（第６図Ｎ、ｅ第７図Ｎ！ ）相互を
短絡接続するだめのセンスアンプ制御回路１０が設けら
れてＶる。
センスアンプ制御信号φ８．φ、を供給すると共に所定
のタイミングで２種類のセンスアンプのセンスアンプ制
御信号入力ノード（第６図Ｎ、ｅ第７図Ｎ！ ）相互を
短絡接続するだめのセンスアンプ制御回路１０が設けら
れてＶる。
このセンスアンプ制御回路１０は、たとえば第２図に示
すように構成されている。即ち、■。。電源とＶ。電源
との間に、ＰチャネルＦＥＴＱ、とＮチャネルＦＥＴ
Ｑ ｓとの直列回路およびＰチャネルＦＥＴ Ｑ ｙと
ＮチャネルＦＥＴ Ｑ 、との直列回路がそれぞれ接続
されている。上記ＰチャネルＦＥＴ Ｑ ｓとＮチャネ
ルＦＥＴ Ｑ ｓとのドレイン相互接続ノードをＮ′□
、ＰチャネルＦＥＴＱｌ ｌ！：ＮチャネルＦＥＴ Ｑ
、とのドレイン相互接続ノードをＮ／ 、で表わすと
、これらの両ノードＮ’１．Ｎ’、相互間にＮチャネル
ＦＥＴ Ｑ ＊が接続されており、上記ノードＮ’、、
Ｎ’、は各対応して前記センスアンプ制御回路φ８．φ
３の出力端となっている。そして、前記ＰチャネルＦＥ
ＴＱ、およびＮチャネルＦＥＴ Ｑ ｓの各ダートに対
応して前記センスアンｆ６，７で使用されているプリチ
ャージ制御信号φ、、ｉ□が印加されるものであシ、残
シのＰチャネルＦＥＴ Ｑ ｔおよびＮチャネルＦＥＴ
Ｑ ａの各ダートに対応して相補的な制御信号φｉ＋
＋８が印加されるものである。
すように構成されている。即ち、■。。電源とＶ。電源
との間に、ＰチャネルＦＥＴＱ、とＮチャネルＦＥＴ
Ｑ ｓとの直列回路およびＰチャネルＦＥＴ Ｑ ｙと
ＮチャネルＦＥＴ Ｑ 、との直列回路がそれぞれ接続
されている。上記ＰチャネルＦＥＴ Ｑ ｓとＮチャネ
ルＦＥＴ Ｑ ｓとのドレイン相互接続ノードをＮ′□
、ＰチャネルＦＥＴＱｌ ｌ！：ＮチャネルＦＥＴ Ｑ
、とのドレイン相互接続ノードをＮ／ 、で表わすと
、これらの両ノードＮ’１．Ｎ’、相互間にＮチャネル
ＦＥＴ Ｑ ＊が接続されており、上記ノードＮ’、、
Ｎ’、は各対応して前記センスアンプ制御回路φ８．φ
３の出力端となっている。そして、前記ＰチャネルＦＥ
ＴＱ、およびＮチャネルＦＥＴ Ｑ ｓの各ダートに対
応して前記センスアンｆ６，７で使用されているプリチ
ャージ制御信号φ、、ｉ□が印加されるものであシ、残
シのＰチャネルＦＥＴ Ｑ ｔおよびＮチャネルＦＥＴ
Ｑ ａの各ダートに対応して相補的な制御信号φｉ＋
＋８が印加されるものである。
次に、上記構成によるＤＲＡＭのセンスアンプ系におけ
るセンス動作を説明する。先ず、φ１信号をロウレベル
（ｓｉ倍信号）・イレペル）にすることによって、ｖｃ
ｅ電位プリチャージ方式のセンスアンゾロを用いたメモ
リセルアレイブロック１１＋１３における各ビット線対
ＢＬ１゜“ＢＬ、は前述したようにｖｃｃ電位にプリチ
ャージされ、■ 電位グリチャージ方式のセンスアン！
Ｉ！Ｉ デフを用いたメモリセルプレイブロック１．。
るセンス動作を説明する。先ず、φ１信号をロウレベル
（ｓｉ倍信号）・イレペル）にすることによって、ｖｃ
ｅ電位プリチャージ方式のセンスアンゾロを用いたメモ
リセルアレイブロック１１＋１３における各ビット線対
ＢＬ１゜“ＢＬ、は前述したようにｖｃｃ電位にプリチ
ャージされ、■ 電位グリチャージ方式のセンスアン！
Ｉ！Ｉ デフを用いたメモリセルプレイブロック１．。
１４における各ビット線対ＢＬ、 、 ＢＬ、は前述し
たように接地電位にプリチャージされる。このとき、セ
ンスアンプ制御回路１０においては、φ、 信４１０ウ
レペル、φ、信号ヲノ１イレペル（ｉ、信号はロウレベ
ル）にしておくと、前記φ１信号がロウレベルになるこ
とによってＦＥＴＱｓ＝Ｑｓがオン、ＦＥＴ Ｑ＠ 、
Ｑｔ ｅＱ＊がオフ状態になシ、φ、信号出力ノードＮ
′、はｖｃｃ電位、φ、信号出力ノードＮ／ 、はｖｓ
ｓ電位にプリチャージされる。プリチャージ終了後に前
記φ、信号をハイレベル（７１信号はロウレベル）にす
ると、前述したように各ビット線対ＢＬ１． ＢＬ、Ｉ
ＢＬ、 、 ＢＬ、はフローティング状態になシ、セン
スアンプ制御回路１０においてはＦＥＴ Ｑｓ ＋ Ｑ
ｓがオフ状態になるのでφ、信号出力ノード豹、φ、信
号出力ノードＮ′２が７０−ティング状態になる。
たように接地電位にプリチャージされる。このとき、セ
ンスアンプ制御回路１０においては、φ、 信４１０ウ
レペル、φ、信号ヲノ１イレペル（ｉ、信号はロウレベ
ル）にしておくと、前記φ１信号がロウレベルになるこ
とによってＦＥＴＱｓ＝Ｑｓがオン、ＦＥＴ Ｑ＠ 、
Ｑｔ ｅＱ＊がオフ状態になシ、φ、信号出力ノードＮ
′、はｖｃｃ電位、φ、信号出力ノードＮ／ 、はｖｓ
ｓ電位にプリチャージされる。プリチャージ終了後に前
記φ、信号をハイレベル（７１信号はロウレベル）にす
ると、前述したように各ビット線対ＢＬ１． ＢＬ、Ｉ
ＢＬ、 、 ＢＬ、はフローティング状態になシ、セン
スアンプ制御回路１０においてはＦＥＴ Ｑｓ ＋ Ｑ
ｓがオフ状態になるのでφ、信号出力ノード豹、φ、信
号出力ノードＮ′２が７０−ティング状態になる。
次に、ローデコーダ２，３，４．５によりメモリセルプ
レイブロック１１〜１４のワード線、ダミーワード線を
選択してメモリセル、ダミーセルを選択した後、φ４信
号をノ・イレペルにすると、センスアンプ制御回路１０
においてＦＥＴ Ｑ ＊がオン状態になり、ｖｃｃ電位
状態にあったφ、信号出力ノードＮ′１とＶ 電位状態
にあったφ、信号出力＠Ｓ ノードＮ／、とが短絡接続されるので、上記各ノードＮ
’１．Ｎ’、は７ｖｃｃ電位になる。このとき、■ 電
位プリチャージ方式のセンスアンゾロにＣ おいては、φ、信号入カノードＮ８がｖｃｃ電位から上
記−ｖｃ（、電位に下がることによυビット線対ＢＬ、
、π１のうち電位の低い方に接続されているＮチャネル
ＦＥＴ （第６図Ｑ、あるいはＱ４ ）が導通して上
記電位の低い方のビット線が一！−■ 電位まで引き下
げられる（第３図参照）。
レイブロック１１〜１４のワード線、ダミーワード線を
選択してメモリセル、ダミーセルを選択した後、φ４信
号をノ・イレペルにすると、センスアンプ制御回路１０
においてＦＥＴ Ｑ ＊がオン状態になり、ｖｃｃ電位
状態にあったφ、信号出力ノードＮ′１とＶ 電位状態
にあったφ、信号出力＠Ｓ ノードＮ／、とが短絡接続されるので、上記各ノードＮ
’１．Ｎ’、は７ｖｃｃ電位になる。このとき、■ 電
位プリチャージ方式のセンスアンゾロにＣ おいては、φ、信号入カノードＮ８がｖｃｃ電位から上
記−ｖｃ（、電位に下がることによυビット線対ＢＬ、
、π１のうち電位の低い方に接続されているＮチャネル
ＦＥＴ （第６図Ｑ、あるいはＱ４ ）が導通して上
記電位の低い方のビット線が一！−■ 電位まで引き下
げられる（第３図参照）。
ｅｅ
また、このとき、■、８電位グリチャージ方式のセンス
アンプ１においては、φ３の信号入力ノードＮ、がＶ。
アンプ１においては、φ３の信号入力ノードＮ、がＶ。
電位から前記Σｖｃｃ電位に上がることによシ、ビット
線対ＢＬ、 、 ＢＬ、のうち電位の高い方に接続され
ているＰチャネルＦＥＴ （第７図Ｑ１６るいはＱ、）
が導通して上記電位の高い方のビット線がΣｖｃｃ電位
まで引き上げられる（第４図参照）。次に、φ４信号を
ロウレベルにしてセンスアンプ制御回路１０のＦＥＴＱ
、をオフ状態にしてφ、信号出力ノードＮ／１とφ、信
号出力ノードＮ′、との間を非導通状態にした後、φ、
傷信号ロウレベル（’１６１信号はハイレベル）にする
二これによって、センスアンプ制御回路１０のＦＥＴ
Ｑｓ ＊ Ｑｔがオン状態になり、φ、信号出力ノード
Ｎ′、がｖ８．電位、φ３信号出力ノード■２がｖｃｃ
電位になるので、前記ビット線対ＢＬ１． ＢＬ、のう
ち２ｖｃｃ電位の方に接続されているＦＥＴ （第６図
Ｑ、あるいはＱ４ ）が導通して上記−Ｈｖｃｃ電位の
ビット線はｖ０電位まで引き下げられ、またビット線対
ＢＬ、、ＢＬ、のうち２ ｖｅｅ電位の方に接続されて
い６Ｆｒｒ（ｇ７ｇＱｚｔ）るいＦｉａｍ ）が導通し
て上記ｚ Ｗｅ。電位のビット線はｖｃｅ電位まで引き
上げられる。これでビット線対（ＢＬＩ Ｉ ＢＬＩ
）および（ＢＬ、 ｌ ＢＬＩ ）にそれぞれ読み出さ
れたメモリセル記憶情報のセンス動作が完了する。この
センス動作におけるビット線対ＢＬ、 、 ＢＬ、の電
位変化の様子を第３図に、ビット線対ＢＬ、 。
線対ＢＬ、 、 ＢＬ、のうち電位の高い方に接続され
ているＰチャネルＦＥＴ （第７図Ｑ１６るいはＱ、）
が導通して上記電位の高い方のビット線がΣｖｃｃ電位
まで引き上げられる（第４図参照）。次に、φ４信号を
ロウレベルにしてセンスアンプ制御回路１０のＦＥＴＱ
、をオフ状態にしてφ、信号出力ノードＮ／１とφ、信
号出力ノードＮ′、との間を非導通状態にした後、φ、
傷信号ロウレベル（’１６１信号はハイレベル）にする
二これによって、センスアンプ制御回路１０のＦＥＴ
Ｑｓ ＊ Ｑｔがオン状態になり、φ、信号出力ノード
Ｎ′、がｖ８．電位、φ３信号出力ノード■２がｖｃｃ
電位になるので、前記ビット線対ＢＬ１． ＢＬ、のう
ち２ｖｃｃ電位の方に接続されているＦＥＴ （第６図
Ｑ、あるいはＱ４ ）が導通して上記−Ｈｖｃｃ電位の
ビット線はｖ０電位まで引き下げられ、またビット線対
ＢＬ、、ＢＬ、のうち２ ｖｅｅ電位の方に接続されて
い６Ｆｒｒ（ｇ７ｇＱｚｔ）るいＦｉａｍ ）が導通し
て上記ｚ Ｗｅ。電位のビット線はｖｃｅ電位まで引き
上げられる。これでビット線対（ＢＬＩ Ｉ ＢＬＩ
）および（ＢＬ、 ｌ ＢＬＩ ）にそれぞれ読み出さ
れたメモリセル記憶情報のセンス動作が完了する。この
センス動作におけるビット線対ＢＬ、 、 ＢＬ、の電
位変化の様子を第３図に、ビット線対ＢＬ、 。
ＢＬ、の電位変化の様子を第４図に示している。
なお、ビット線対（ｎｔ、、、ｉ可）、（ｎＬ、、可）
のプリチャージ動作に際しては、先ずφ、倍信号ハイレ
ベルにしてセンスアンプ制御回路１０のＦＥＴ Ｑ ＠
ｔ Ｑ ｖをそれぞれオフ状態にしてからφ４信号
をハイレベルにしてＦＥＴ Ｑ ｅを導通させてφ、信
号出力ノードＮ、／とφ３信号出力ノードＮ、′とを短
絡接続されて上記両市力ノードＮ、’、Ｎ、’を２ｖＣ
Ｃ電位に設定する。その後、φ４信号をロウレベルにし
てＦＥＴ Ｑ ＊をオフ状態くし、次に前述したように
φ□倍信号ロウレベルにすることによってＦＥＴ Ｑ
Ｉ ＃ Ｑ ｓがオンになってφ、信号出力ノードＮ
１′はｖｃｅ電位、φ。
のプリチャージ動作に際しては、先ずφ、倍信号ハイレ
ベルにしてセンスアンプ制御回路１０のＦＥＴ Ｑ ＠
ｔ Ｑ ｖをそれぞれオフ状態にしてからφ４信号
をハイレベルにしてＦＥＴ Ｑ ｅを導通させてφ、信
号出力ノードＮ、／とφ３信号出力ノードＮ、′とを短
絡接続されて上記両市力ノードＮ、’、Ｎ、’を２ｖＣ
Ｃ電位に設定する。その後、φ４信号をロウレベルにし
てＦＥＴ Ｑ ＊をオフ状態くし、次に前述したように
φ□倍信号ロウレベルにすることによってＦＥＴ Ｑ
Ｉ ＃ Ｑ ｓがオンになってφ、信号出力ノードＮ
１′はｖｃｅ電位、φ。
信号出力ノードＮ、′はｖ、、電位になり、ｖｃｃ−電
位プリチャージ方式のセンスアンプのＦＥＴ （第６図
Ｑ□ 、Ｑ、）がオンになり、ｖＩＩ電位プリチャージ
方式のセンスアンプのＦＥＴ （第７図Ｑｌ−Ｑ４）が
オンになるので、ビット線対ＢＬ１．ＢＬ、はｖｃｃ電
位、ビット線対ＢＬ、 、ＢＬ、はｖｃｃ電位になる。
位プリチャージ方式のセンスアンプのＦＥＴ （第６図
Ｑ□ 、Ｑ、）がオンになり、ｖＩＩ電位プリチャージ
方式のセンスアンプのＦＥＴ （第７図Ｑｌ−Ｑ４）が
オンになるので、ビット線対ＢＬ１．ＢＬ、はｖｃｃ電
位、ビット線対ＢＬ、 、ＢＬ、はｖｃｃ電位になる。
即ち、上述したようなセンスアンプ系においては、ビッ
ト線の充放電電流は第５図に示すように２回に分けて消
費される。１回目はビット線電位のセンス動作時にφ、
倍信号ロウレベルにすることによって、ビット線対ＢＬ
ｓ ＃ＢＬ＊のうちのいずれか一方（”ｅｅ電位の方）
がｖｃｃ電位まで引き上げられるときである。２回目は
プリチャージ動作時にφ１信号をロタレベルにすること
によって、ピｙ ）ｍＭＢＬｔ ｅ ＢＴｌのうちのい
ずれか一方（２ｖｅｅ電位の方）がｖｅｃ電位まで引き
上げられるときである。これらのいずれのときもＱ＝Ｃ
，・丁ｖｃａ（但し、Ｃ３はビット線容量）だけの電荷
が必要であり、２回分ではＱ＝Ｃ８・ｖｅｅの電荷が必
要である。このことは、従来例ではセンスアンプを２個
同時に動作させたときにＱ”２ （ａｌｌ−ｖｅｅ）の
電荷が必要であることに比べて充放電電流が−の消費量
で済むことになる。また、上記センスアンプ系では上述
したＱ＝ＣＢ＠ ＴＶａｃの電荷を第５図に示すように
２度に分けて消費しており、プリチャージ時のピーク電
流値は従来例に比べて−になる。
ト線の充放電電流は第５図に示すように２回に分けて消
費される。１回目はビット線電位のセンス動作時にφ、
倍信号ロウレベルにすることによって、ビット線対ＢＬ
ｓ ＃ＢＬ＊のうちのいずれか一方（”ｅｅ電位の方）
がｖｃｃ電位まで引き上げられるときである。２回目は
プリチャージ動作時にφ１信号をロタレベルにすること
によって、ピｙ ）ｍＭＢＬｔ ｅ ＢＴｌのうちのい
ずれか一方（２ｖｅｅ電位の方）がｖｅｃ電位まで引き
上げられるときである。これらのいずれのときもＱ＝Ｃ
，・丁ｖｃａ（但し、Ｃ３はビット線容量）だけの電荷
が必要であり、２回分ではＱ＝Ｃ８・ｖｅｅの電荷が必
要である。このことは、従来例ではセンスアンプを２個
同時に動作させたときにＱ”２ （ａｌｌ−ｖｅｅ）の
電荷が必要であることに比べて充放電電流が−の消費量
で済むことになる。また、上記センスアンプ系では上述
したＱ＝ＣＢ＠ ＴＶａｃの電荷を第５図に示すように
２度に分けて消費しており、プリチャージ時のピーク電
流値は従来例に比べて−になる。
なお、センスアンプ制御回路１０は上記実施例のものに
限らず、同等の機能を有する種々の回路を用い得るが、
第２図の回路は簡易な構成であり、既存の信号φ１ 、
φ、の他にタイミング信号φ４ 、φ、、φ、を追加す
るだけでよく、実現が容易である。
限らず、同等の機能を有する種々の回路を用い得るが、
第２図の回路は簡易な構成であり、既存の信号φ１ 、
φ、の他にタイミング信号φ４ 、φ、、φ、を追加す
るだけでよく、実現が容易である。
上述したように本発明のダイナミック型ランダムアクセ
スメモリのセンスアンプ系によれば、同時に作動するビ
ットラインのうち半分づつをｖｃｃ電位グリチャージ方
式、ｖｅｃ電位プリチャージ方式の２種類のセンスアン
プに接続して、ビットラインの半分をｖｅｅ電源電位、
残りの半分を接地電位にプリチャージしておき、上記２
種類のセンスアンプを相補的に動作させるようにしてい
る。これによって、センス動作、プリチャージ動作に際
してｖｃｃ電源より流れ込む電荷量を半減させることが
でき、しかもこの電荷をピットライン線に対するセンス
動作時とプリチャージ動作時とに均等に分割して取り込
むことＫより、プリチャージ時のピーク電流はさらに半
減する。したがって、本発明は大容量のメモリＩＣに適
用してその消費電流およびピーク電流を著しく低減でき
、メモリ周辺回路の誤動作を引き起こすおそれが小さく
なるなどの効果が得られる。
スメモリのセンスアンプ系によれば、同時に作動するビ
ットラインのうち半分づつをｖｃｃ電位グリチャージ方
式、ｖｅｃ電位プリチャージ方式の２種類のセンスアン
プに接続して、ビットラインの半分をｖｅｅ電源電位、
残りの半分を接地電位にプリチャージしておき、上記２
種類のセンスアンプを相補的に動作させるようにしてい
る。これによって、センス動作、プリチャージ動作に際
してｖｃｃ電源より流れ込む電荷量を半減させることが
でき、しかもこの電荷をピットライン線に対するセンス
動作時とプリチャージ動作時とに均等に分割して取り込
むことＫより、プリチャージ時のピーク電流はさらに半
減する。したがって、本発明は大容量のメモリＩＣに適
用してその消費電流およびピーク電流を著しく低減でき
、メモリ周辺回路の誤動作を引き起こすおそれが小さく
なるなどの効果が得られる。
第１図は本発明に係るＤＲＡＭめセンスアンプ系の一実
施例を概略的に示す構成説明図、第２図は第１図のセン
スアンプ制御回路の一具体例全示す回路図、第３図およ
び第４図は第１図の２種類のセンスアンプに各対応して
接続されたビット線対ＢＬ、 、 嶋およびＢＬ２．π
２の電位変化を示す図、第５図は第１図のＤＲＡＭのピ
ット線充放電電流を示すタイミング波形図、第６図およ
び第７図はそれぞれｖｃＣ電位プリチャージ方式および
接地電位プリチャージ方式の同期プリチャージ型センス
アンプを示す回路図、第８図および第９図は従来のＤＲ
ＡＭのピット線対ＢＬ、 。 藷、の電位変化およびピット線充放電電流を示すタイミ
ング波形図である。 １１〜ノ４・・・メモリセルアレイブロック、２〜５・
・・ローデコーダ、６・・・ｖｃｃ電位プリチャージ方
式センスアンプ、７・・・ｖ８１１電位プリチャージ方
式センスアンプ、８．９・・・カラムデコーダ、１０・
・・センスアンプ制御回路、Ｑ１〜Ｑ、・・・ＦＥＴ
。
施例を概略的に示す構成説明図、第２図は第１図のセン
スアンプ制御回路の一具体例全示す回路図、第３図およ
び第４図は第１図の２種類のセンスアンプに各対応して
接続されたビット線対ＢＬ、 、 嶋およびＢＬ２．π
２の電位変化を示す図、第５図は第１図のＤＲＡＭのピ
ット線充放電電流を示すタイミング波形図、第６図およ
び第７図はそれぞれｖｃＣ電位プリチャージ方式および
接地電位プリチャージ方式の同期プリチャージ型センス
アンプを示す回路図、第８図および第９図は従来のＤＲ
ＡＭのピット線対ＢＬ、 。 藷、の電位変化およびピット線充放電電流を示すタイミ
ング波形図である。 １１〜ノ４・・・メモリセルアレイブロック、２〜５・
・・ローデコーダ、６・・・ｖｃｃ電位プリチャージ方
式センスアンプ、７・・・ｖ８１１電位プリチャージ方
式センスアンプ、８．９・・・カラムデコーダ、１０・
・・センスアンプ制御回路、Ｑ１〜Ｑ、・・・ＦＥＴ
。
Claims (3)
- （１）メモリセルアレイにおける偶数個のメモリセルア
レイブロックを同時に動作させる方式を用いたダイナミ
ック型ランダムアクセスメモリのセンスアンプ系におい
て、前記メモリセルアレイブロックのうち半分のブロッ
クにおけるビット線にはＶ＿Ｃ＿Ｃ電源電位プリチャー
ジ方式の同期プリチャージ型センスアンプを接続し、残
りの半分のブロックにおけるビット線には接地電位プリ
チャージ方式の同期プリチャージ型センスアンプを接続
し、これらの２種類のセンスアンプそれぞれのセンスア
ンプ制御信号入力ノードをそれぞれ所定の電位状態ある
いはフローティング状態に設定制御するセンスアンプ制
御回路を設けてなることを特徴とするダイナミック型ラ
ンダムアクセスメモリのセンスアンプ系。 - （２）前記センスアンプ制御回路は、前記センスアンプ
制御信号入力ノードをＶ＿Ｃ＿Ｃ電位あるいは１／２Ｖ
＿Ｃ＿Ｃ電位あるいは接地電位に設定することを特徴と
する前記特許請求の範囲第１項記載のダイナミック型ラ
ンダムアクセスメモリのセンスアンプ系。 - （３）前記センスアンプ制御回路は、ソースがＶ＿Ｃ＿
Ｃ電源に接続され、ゲートにプリチャージ制御信号φ＿
１が印加されるＰチャネルＦＥＴＱ＿５と、このＰチャ
ネルＦＥＴＱ＿５とドレイン相互が接続され、ソースが
接地され、ゲートにタイミング信号＠φ＠＿５が印加さ
れるＮチャネルＦＥＴＱ＿６と、ソースがＶ＿Ｃ＿Ｃ電
源に接続され、ゲートにタイミング信号φ＿５が印加さ
れるＰチャネルＦＥＴＱ＿７と、このＰチャネルＦＥＴ
Ｑ＿７とドレイン相互が接続され、ソースが接地され、
ゲートにタイミング信号＠φ＠＿１が印加されるＮチャ
ネルＦＥＴＱ＿８と、このＮチャネルＦＥＴＱ＿８と前
記ＮチャネルＦＥＴＱ＿６とのドレイン相互間に接続さ
れ、ゲートにタイミング信号φ＿４が印加されるＮチャ
ネルＦＥＴＱ＿９とからなり、上記ＮチャネルＦＥＴＱ
＿９の両端が各対応して前記２種類のセンスアンプそれ
ぞれのセンスアンプ制御信号入力ノードに接続されるこ
とを特徴とする前記特許請求の範囲第１項記載のダイナ
ミック型ランダムアクセスメモリのセンスアンプ系。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59263885A JPS61142593A (ja) | 1984-12-14 | 1984-12-14 | ダイナミツク型ランダムアクセスメモリのセンスアンプ系 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59263885A JPS61142593A (ja) | 1984-12-14 | 1984-12-14 | ダイナミツク型ランダムアクセスメモリのセンスアンプ系 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61142593A true JPS61142593A (ja) | 1986-06-30 |
Family
ID=17395598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59263885A Pending JPS61142593A (ja) | 1984-12-14 | 1984-12-14 | ダイナミツク型ランダムアクセスメモリのセンスアンプ系 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61142593A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62180591A (ja) * | 1986-02-04 | 1987-08-07 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6339196A (ja) * | 1986-08-01 | 1988-02-19 | Hitachi Ltd | 半導体メモリ |
| JPH0221491A (ja) * | 1988-07-07 | 1990-01-24 | Sanyo Electric Co Ltd | 半導体集積回路 |
| JPH05234372A (ja) * | 1992-02-21 | 1993-09-10 | Nippon Steel Corp | ダイナミック論理回路 |
| WO1997032311A1 (fr) * | 1996-02-28 | 1997-09-04 | Hitachi, Ltd. | Memoire ferroelectrique |
| WO1999046776A1 (fr) * | 1998-03-12 | 1999-09-16 | Matsushita Electric Industrial Co., Ltd. | Memoire a semi-conducteurs |
| US6330178B1 (en) | 1996-02-28 | 2001-12-11 | Hitachi, Ltd. | Ferroelectric memory device |
| US6545902B2 (en) | 1998-08-28 | 2003-04-08 | Hitachi, Ltd. | Ferroelectric memory device |
-
1984
- 1984-12-14 JP JP59263885A patent/JPS61142593A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62180591A (ja) * | 1986-02-04 | 1987-08-07 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6339196A (ja) * | 1986-08-01 | 1988-02-19 | Hitachi Ltd | 半導体メモリ |
| JPH0221491A (ja) * | 1988-07-07 | 1990-01-24 | Sanyo Electric Co Ltd | 半導体集積回路 |
| JPH05234372A (ja) * | 1992-02-21 | 1993-09-10 | Nippon Steel Corp | ダイナミック論理回路 |
| WO1997032311A1 (fr) * | 1996-02-28 | 1997-09-04 | Hitachi, Ltd. | Memoire ferroelectrique |
| US6097623A (en) * | 1996-02-28 | 2000-08-01 | Hitachi, Ltd. | Ferroelectric memory device having two columns of memory cells precharged to separate voltages |
| US6330178B1 (en) | 1996-02-28 | 2001-12-11 | Hitachi, Ltd. | Ferroelectric memory device |
| WO1999046776A1 (fr) * | 1998-03-12 | 1999-09-16 | Matsushita Electric Industrial Co., Ltd. | Memoire a semi-conducteurs |
| US6545902B2 (en) | 1998-08-28 | 2003-04-08 | Hitachi, Ltd. | Ferroelectric memory device |
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