JPH0778489A - 記憶装置 - Google Patents
記憶装置Info
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- JPH0778489A JPH0778489A JP24882493A JP24882493A JPH0778489A JP H0778489 A JPH0778489 A JP H0778489A JP 24882493 A JP24882493 A JP 24882493A JP 24882493 A JP24882493 A JP 24882493A JP H0778489 A JPH0778489 A JP H0778489A
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Abstract
(57)【要約】
【目的】 ＲＯＭ、マルチポートＲＡＭ等のシングルデ
ータの読出しを行う半導体記憶装置において、ビット線
の充放電に伴う消費電力を削減する。 【構成】 メモリセルが接続される全ビット線Ｂ０〜Ｂ
ｎおよびダミーメモリセルが接続される全ダミービット
線ＢＤの初期電位をトランジスタ６により接地レベルに
設定し、データが読出されるビット線およびこのビット
線と対をなすダミービット線の１組のみをチャージトラ
ンジスタ５により選択的にチャージし、このビット線間
の電位差を差動増幅回路１８により増幅し読出しを行
う。
ータの読出しを行う半導体記憶装置において、ビット線
の充放電に伴う消費電力を削減する。 【構成】 メモリセルが接続される全ビット線Ｂ０〜Ｂ
ｎおよびダミーメモリセルが接続される全ダミービット
線ＢＤの初期電位をトランジスタ６により接地レベルに
設定し、データが読出されるビット線およびこのビット
線と対をなすダミービット線の１組のみをチャージトラ
ンジスタ５により選択的にチャージし、このビット線間
の電位差を差動増幅回路１８により増幅し読出しを行
う。
Description
【０００１】
【産業上の利用分野】本発明は記憶装置に関し、特にＲ
ＯＭやＲＡＭ等の記憶装置におけるシングルデータの読
出し時の低消費電力化に関するものである。
ＯＭやＲＡＭ等の記憶装置におけるシングルデータの読
出し時の低消費電力化に関するものである。
【０００２】
【従来の技術】ＲＯＭにおけるシングルデータの読出し
高速化を目的とした従来技術として特開昭５８−６５９
１号公報がある。この従来技術では図７に示す様に、複
数のメモリセル１または２が接続されるビット線と１つ
のダミーメモリセル３とが接続されるビット線を左右１
対とし、この左右１対のビット線の各々に対応して設け
られ対応ビット線対を差動入力とするラッチ型差動増幅
センスアンプ回路４を設けることによりデータ読出しを
行っている。
高速化を目的とした従来技術として特開昭５８−６５９
１号公報がある。この従来技術では図７に示す様に、複
数のメモリセル１または２が接続されるビット線と１つ
のダミーメモリセル３とが接続されるビット線を左右１
対とし、この左右１対のビット線の各々に対応して設け
られ対応ビット線対を差動入力とするラッチ型差動増幅
センスアンプ回路４を設けることによりデータ読出しを
行っている。
【０００３】メモリセルとしては２種類（１，２で示
す）あり、１つのメモリセル１はそのソース電極が接地
され、ドレイン電極がビット線に接続されかつゲート電
極がワード線に接続されたＮＭＯＳトランジスタからな
る。または他の１つのメモリセル２はソース電極がフロ
ーティングで、ドレイン電極がビット線に接続され、か
つゲート電極がワード線に接続されたＮＭＯＳトランジ
スタからなる。
す）あり、１つのメモリセル１はそのソース電極が接地
され、ドレイン電極がビット線に接続されかつゲート電
極がワード線に接続されたＮＭＯＳトランジスタからな
る。または他の１つのメモリセル２はソース電極がフロ
ーティングで、ドレイン電極がビット線に接続され、か
つゲート電極がワード線に接続されたＮＭＯＳトランジ
スタからなる。
【０００４】ダミーメモリセル３はソース電極が接地さ
れ、ドレイン電極がビット線に接続されかつゲート電極
がダミーワード線に接続されており、そのコンダクタン
スが通常のメモリセルの約１／２となっている。尚、９
はロウデコーダ、１０はメインセンスアンプ、１９はバ
ッファを夫々示している。
れ、ドレイン電極がビット線に接続されかつゲート電極
がダミーワード線に接続されており、そのコンダクタン
スが通常のメモリセルの約１／２となっている。尚、９
はロウデコーダ、１０はメインセンスアンプ、１９はバ
ッファを夫々示している。
【０００５】図７の読出し動作を図８のタイミングチャ
ートを用いて説明する。信号ＰＣが“Ｌ”（ロー）レベ
ルの期間にビット線プリチャードトランジスタ１１を介
して全ビット線がＶＤＤレベルにプリチャージされる。
信号ＰＣが“Ｈ”（ハイ）レベルになるとプリチャージ
トランジスタ１１はオフしビット線はダイナミックにＶ
ＤＤレベルを保持する。
ートを用いて説明する。信号ＰＣが“Ｌ”（ロー）レベ
ルの期間にビット線プリチャードトランジスタ１１を介
して全ビット線がＶＤＤレベルにプリチャージされる。
信号ＰＣが“Ｈ”（ハイ）レベルになるとプリチャージ
トランジスタ１１はオフしビット線はダイナミックにＶ
ＤＤレベルを保持する。
【０００６】次にロウデコーダ９により複数のワード線
の中から１つのワード線が選択され“Ｈ”レベルに立上
がる。ワード線群はセンスアンプ４の左右に２分されて
いるが、センスアンプ右のワード線群の中からワード線
ＷＬｍが選択された場合には、センスアンプ左のワード
線群に含まれるダミーワード線ＤＷＬＬが選択される。
センスアンプ左のワード線ＷＬｎが選択された場合には
センスアンプ右のダミーワード線ＤＷＬＲが選択され
る。
の中から１つのワード線が選択され“Ｈ”レベルに立上
がる。ワード線群はセンスアンプ４の左右に２分されて
いるが、センスアンプ右のワード線群の中からワード線
ＷＬｍが選択された場合には、センスアンプ左のワード
線群に含まれるダミーワード線ＤＷＬＬが選択される。
センスアンプ左のワード線ＷＬｎが選択された場合には
センスアンプ右のダミーワード線ＤＷＬＲが選択され
る。
【０００７】図８のタイミングチャートではビット線Ｂ
０Ｌに接続するメモリセルのデータ読出しを示してい
る。
０Ｌに接続するメモリセルのデータ読出しを示してい
る。
【０００８】ワード線ＷＬｎが“Ｈ”に立上がると、こ
のワード線に接続される全てのメモリセルがオンする。
このメモリセルのソース電極が接地されている場合に
は、このメモリセルが接続されるビット線の電位はメモ
リセルを介して放電され、ＶＤＤレベルから下がってい
く。
のワード線に接続される全てのメモリセルがオンする。
このメモリセルのソース電極が接地されている場合に
は、このメモリセルが接続されるビット線の電位はメモ
リセルを介して放電され、ＶＤＤレベルから下がってい
く。
【０００９】またダミーワード線ＤＷＬＲが“Ｈ”に立
上ることにより、上記ビット線と対をなすビット線にお
いてビット線電位はダミーメモリセル３によりＶＤＤレ
ベルから下っていく。ここでダミーメモリセル３のコン
ダクタンスは通常のメモリセルの約１／２としてあるた
めダミーメモリセル３によるビット線電位変化は通常の
メモリセル１によるビット線の電位変化の約１／２とな
る。このためこのビット線対には電位差が生じる。
上ることにより、上記ビット線と対をなすビット線にお
いてビット線電位はダミーメモリセル３によりＶＤＤレ
ベルから下っていく。ここでダミーメモリセル３のコン
ダクタンスは通常のメモリセルの約１／２としてあるた
めダミーメモリセル３によるビット線電位変化は通常の
メモリセル１によるビット線の電位変化の約１／２とな
る。このためこのビット線対には電位差が生じる。
【００１０】この逆の場合で、ワード線ＷＬｎにより選
択されたメモリセルのソース電極がフローティングの場
合には、電流パスが存在しないためビット線はＶＤＤレ
ベルを保持する。この時もダミーメモリセル３が接続さ
れるビット線はＶＤＤレベルから下っていくためビット
線対には電位差が生じる。ダミーメモリセル３によるビ
ット線電位は、通常メモリセル１によるビット線電位と
ＶＤＤ電位の中間のリファレンス電位を作り出してい
る。
択されたメモリセルのソース電極がフローティングの場
合には、電流パスが存在しないためビット線はＶＤＤレ
ベルを保持する。この時もダミーメモリセル３が接続さ
れるビット線はＶＤＤレベルから下っていくためビット
線対には電位差が生じる。ダミーメモリセル３によるビ
ット線電位は、通常メモリセル１によるビット線電位と
ＶＤＤ電位の中間のリファレンス電位を作り出してい
る。
【００１１】次にイネーブル信号ＳＥが“Ｈ”に立上が
りラッチ型差動増幅センスアンプ回路４を活性化し、ビ
ット線対に生じた上記微少電位差を増幅する。またＣＬ
Ｏが“Ｈ”に立上がりビット線対Ｂ０Ｌ・Ｂ０Ｒを選択
し、カラム選択トランジスタ７を介してデータがデータ
線Ｄ、ＤＢに読出される。このデータ線Ｄ、ＤＢに読出
されたデータをメインセンスアンプ１０により増幅し出
力バッファ１９によりデータを出力する。
りラッチ型差動増幅センスアンプ回路４を活性化し、ビ
ット線対に生じた上記微少電位差を増幅する。またＣＬ
Ｏが“Ｈ”に立上がりビット線対Ｂ０Ｌ・Ｂ０Ｒを選択
し、カラム選択トランジスタ７を介してデータがデータ
線Ｄ、ＤＢに読出される。このデータ線Ｄ、ＤＢに読出
されたデータをメインセンスアンプ１０により増幅し出
力バッファ１９によりデータを出力する。
【００１２】この様にダミーメモリセル３を用いてリフ
ァレンス電位を作り出すことにより、シングルデータの
読出しを差動幅センスアンプ回路４によって行うことが
可能になり高速な読出しを実現している。選択したメモ
リセルのソース電極の接地の有無によりデータ“０”、
“１”が読出される。
ァレンス電位を作り出すことにより、シングルデータの
読出しを差動幅センスアンプ回路４によって行うことが
可能になり高速な読出しを実現している。選択したメモ
リセルのソース電極の接地の有無によりデータ“０”、
“１”が読出される。
【００１３】上記の読出し回路と原理的にはほとんど同
じであるが、ダミーメモリセルを用いたもう一つのＲＯ
Ｍシングルデータ読出し回路が、特開平２−７８０９９
号公報に従来技術として開示されており、これを図９に
示す。
じであるが、ダミーメモリセルを用いたもう一つのＲＯ
Ｍシングルデータ読出し回路が、特開平２−７８０９９
号公報に従来技術として開示されており、これを図９に
示す。
【００１４】図９では２つのビット線がペアとなりこの
ペアビット線対に対して差動増幅センスアンプ４を設け
ている。図９の回路ではメモリセルはソース電極が電源
に接続されるものとフローティングのＮＭＯＳ１２、１
３よりなる。また、ダミーメモリセル１４は通常のメモ
リセルと同じコンダクタンスとされており、ソース電極
は電源に接続されている。
ペアビット線対に対して差動増幅センスアンプ４を設け
ている。図９の回路ではメモリセルはソース電極が電源
に接続されるものとフローティングのＮＭＯＳ１２、１
３よりなる。また、ダミーメモリセル１４は通常のメモ
リセルと同じコンダクタンスとされており、ソース電極
は電源に接続されている。
【００１５】この読出し回路の動作を図１０のタイミン
グチャートを用いて説明する。信号ＲＳＴが“Ｈ”レベ
ルの期間にビット線ディスチャージトランジスタ６を介
して全ビット線が接地レベルにディスチャージされる。
信号ＳＴが“Ｌ”レベルに立下がると、このディスチャ
ージトランジスタ６はオフする。
グチャートを用いて説明する。信号ＲＳＴが“Ｈ”レベ
ルの期間にビット線ディスチャージトランジスタ６を介
して全ビット線が接地レベルにディスチャージされる。
信号ＳＴが“Ｌ”レベルに立下がると、このディスチャ
ージトランジスタ６はオフする。
【００１６】次にロウデコーダ９により複数のワード線
の中から１つのワード線が選択され“Ｈ”レベルに立上
がる。ワード線群はセンスアンプの左右に２分されてい
るが、センスアンプ右のワード線群の中からワード線Ｗ
Ｌｍが選択された場合には、センスアンプ左のワード線
群に含まれるダミーワード線ＤＷＬＬが選択される。セ
ンスアンプ左のワード線ＷＬｎが選択された場合にはセ
ンスアンプ右のダミーワード線ＤＷＬＲが選択される。
の中から１つのワード線が選択され“Ｈ”レベルに立上
がる。ワード線群はセンスアンプの左右に２分されてい
るが、センスアンプ右のワード線群の中からワード線Ｗ
Ｌｍが選択された場合には、センスアンプ左のワード線
群に含まれるダミーワード線ＤＷＬＬが選択される。セ
ンスアンプ左のワード線ＷＬｎが選択された場合にはセ
ンスアンプ右のダミーワード線ＤＷＬＲが選択される。
【００１７】図１０のタイミングチャートでは、ビット
線Ｂ０Ｌに接続するメモリセルのデータ読出しを示して
いる。ワード線ＷＬｎが“Ｈ”に立上がるとこのワード
線に接続される全てのメモリセルがオンする。またダミ
ーワード線ＤＷＬＲが“Ｈ”に立上がり、このダミーワ
ード線に接続される全てのダミーメモリセルがオンす
る。
線Ｂ０Ｌに接続するメモリセルのデータ読出しを示して
いる。ワード線ＷＬｎが“Ｈ”に立上がるとこのワード
線に接続される全てのメモリセルがオンする。またダミ
ーワード線ＤＷＬＲが“Ｈ”に立上がり、このダミーワ
ード線に接続される全てのダミーメモリセルがオンす
る。
【００１８】さらに選択信号Ｃ０Ｌが“Ｈ”に立上が
り、センスアンプ左のペアビット線の一方がラッチ型差
動増幅センスアンプ回路４の入力へと接続される。この
ペアビット線と対をなすセンスアンプ右側のペアビット
線では、選択信号Ｃ０Ｒ、Ｃ１Ｒの双方が“Ｈ”に立上
がりペアビット線が共にラッチ型差動増幅センスアンプ
４のもう一方の入力へと接続される。したがってダミー
メモリセル１４が駆動するビット線負荷は通常メモリセ
ルが駆動するビット線負荷の２倍となる。
り、センスアンプ左のペアビット線の一方がラッチ型差
動増幅センスアンプ回路４の入力へと接続される。この
ペアビット線と対をなすセンスアンプ右側のペアビット
線では、選択信号Ｃ０Ｒ、Ｃ１Ｒの双方が“Ｈ”に立上
がりペアビット線が共にラッチ型差動増幅センスアンプ
４のもう一方の入力へと接続される。したがってダミー
メモリセル１４が駆動するビット線負荷は通常メモリセ
ルが駆動するビット線負荷の２倍となる。
【００１９】メモリセルがオンすると、このメモリセル
のソース電極が電源に接続されている場合には、このメ
モリセル１２が接続するビット線の電位はメモリセル１
２を介して充電され、接地レベルから上昇していく。こ
の時このビット線と対をなすビット線においても電位は
ダミーメモリセル１４により接地レベルから上昇してい
く。
のソース電極が電源に接続されている場合には、このメ
モリセル１２が接続するビット線の電位はメモリセル１
２を介して充電され、接地レベルから上昇していく。こ
の時このビット線と対をなすビット線においても電位は
ダミーメモリセル１４により接地レベルから上昇してい
く。
【００２０】ここで、ダミーメモリセル１４の駆動する
ビット線負荷は２倍であるため、ダミーメモリセル１４
によるビット線変化は通常のメモリセル１２の充電によ
るビット線電位変化の約１／２となる。このためラッチ
型差動増幅センスアンプ４の入力には電位差が生じる。
ビット線負荷は２倍であるため、ダミーメモリセル１４
によるビット線変化は通常のメモリセル１２の充電によ
るビット線電位変化の約１／２となる。このためラッチ
型差動増幅センスアンプ４の入力には電位差が生じる。
【００２１】この逆の場合で、ワード線ＷＬｎにより選
択されたメモリセルのソース電極がフローティングの場
合には、電流パスが存在しないためビット線は接地レベ
ルを保持する。この時もダミーメモリセル１４が接続す
るビット線は接地レベルから上昇していくため、ラッチ
型差動増幅センスアンプ４の入力には電位差が生じる。
択されたメモリセルのソース電極がフローティングの場
合には、電流パスが存在しないためビット線は接地レベ
ルを保持する。この時もダミーメモリセル１４が接続す
るビット線は接地レベルから上昇していくため、ラッチ
型差動増幅センスアンプ４の入力には電位差が生じる。
【００２２】ダミーメモリセル１４によるビット線電位
は、通常メモリセル１２によるビット線電位と接地電位
の中間のリファレンス電位を作り出している。
は、通常メモリセル１２によるビット線電位と接地電位
の中間のリファレンス電位を作り出している。
【００２３】次に信号ＳＥが“Ｈ”に立上がりラッチ型
差動増幅センスアンプ回路４が活性化され、選択信号Ｃ
０Ｌ、Ｃ０Ｒ、Ｃ１Ｒ立下がりビット線がセンスアンプ
入力から切離され、差動増幅センスアンプ回路４は入力
された微少電位差を増幅する。 またＣＬ０が“Ｈ”に
立上がり、カラム選択トランジスタ７を介して増幅され
たセンスアンプ入力Ｎ１、Ｎ２のデータがデータ線Ｄ、
ＤＢに読出される。このデータ線Ｄ、ＤＢに読出された
データをメインセンスアンプ１０により増幅し、出力バ
ッファ１９によりデータを出力する。
差動増幅センスアンプ回路４が活性化され、選択信号Ｃ
０Ｌ、Ｃ０Ｒ、Ｃ１Ｒ立下がりビット線がセンスアンプ
入力から切離され、差動増幅センスアンプ回路４は入力
された微少電位差を増幅する。 またＣＬ０が“Ｈ”に
立上がり、カラム選択トランジスタ７を介して増幅され
たセンスアンプ入力Ｎ１、Ｎ２のデータがデータ線Ｄ、
ＤＢに読出される。このデータ線Ｄ、ＤＢに読出された
データをメインセンスアンプ１０により増幅し、出力バ
ッファ１９によりデータを出力する。
【００２４】この様に、図７と同様にダミーメモリセル
１４を用いてリファレンス電位を作ることにより、シン
グルデータの読出しを差動増幅センスアンプ回路４によ
り行い高速読出しを実現している。選択したメモリセル
のソース電極の電源への接続の有無によりデータ
“０”、“１”が読出されることになる。
１４を用いてリファレンス電位を作ることにより、シン
グルデータの読出しを差動増幅センスアンプ回路４によ
り行い高速読出しを実現している。選択したメモリセル
のソース電極の電源への接続の有無によりデータ
“０”、“１”が読出されることになる。
【００２５】
【発明が解決しようとする課題】大規模なメモリにおい
ては図５、７の様にメモリセルを複数ロウ、複数カラム
のマトリックス状に配置している。この様にマトリック
ス状に配置されたメモリセルでは、１つのロウワード線
が選択されるとこのワード線に接続するカラム分けされ
た全てのメモリセルが活性化され、各々のメモリセルの
データは各カラムのビット線に読出される。これらのビ
ット線のうち１つを出力回路に選択的に接続し、データ
を出力する。
ては図５、７の様にメモリセルを複数ロウ、複数カラム
のマトリックス状に配置している。この様にマトリック
ス状に配置されたメモリセルでは、１つのロウワード線
が選択されるとこのワード線に接続するカラム分けされ
た全てのメモリセルが活性化され、各々のメモリセルの
データは各カラムのビット線に読出される。これらのビ
ット線のうち１つを出力回路に選択的に接続し、データ
を出力する。
【００２６】図５では予め全ビット線をＶＤＤレベルに
プリチャージし、メモリセルおよびダミーメモリセルに
よりこのビット線の電荷を放電し読出しを行っている。
この回路では選択されないカラムのビット線の電荷は、
必要が無いにもかかわらず読出し動作中はメモリセルに
より放電される。次の読出し動作は再度全ビット線をプ
リチャージして行われるたるめ、選択されないカラムの
ビット線においては、ビット線の充放電が不要に行われ
ることになる。
プリチャージし、メモリセルおよびダミーメモリセルに
よりこのビット線の電荷を放電し読出しを行っている。
この回路では選択されないカラムのビット線の電荷は、
必要が無いにもかかわらず読出し動作中はメモリセルに
より放電される。次の読出し動作は再度全ビット線をプ
リチャージして行われるたるめ、選択されないカラムの
ビット線においては、ビット線の充放電が不要に行われ
ることになる。
【００２７】“０”読出しが行われる場合には、メモリ
セルとダミーメモリセルの双方でビット線対の放電が行
なわれる．ただしダミーメモリセルによる放電はメモリ
セルの約１／２である。“１”読出しが行なわれる場合
にはダミーメモリセルのみでビット線の放電が行われ
る。
セルとダミーメモリセルの双方でビット線対の放電が行
なわれる．ただしダミーメモリセルによる放電はメモリ
セルの約１／２である。“１”読出しが行なわれる場合
にはダミーメモリセルのみでビット線の放電が行われ
る。
【００２８】“０”データを持ったメモリセルと“１”
データを持ったメモリセルが確率的に５０％ずつ含まれ
るとすると、ビット線の充放電により消費される電力は
以下の式で求められる。
データを持ったメモリセルが確率的に５０％ずつ含まれ
るとすると、ビット線の充放電により消費される電力は
以下の式で求められる。
【００２９】Ｃ×Ｖ×ｆ×（ＣＮ／２）×ＶＤＤ＋Ｃ×
（Ｖ／２）×ｆ×ＣＮ×ＶＤＤ＝Ｃ×Ｖ×ｆ×ＣＮ×Ｖ
ＤＤ（Ｗ） ここで、Ｃはビット線容量（Ｆ）、Ｖは通常メモリセル
の放電によるビット線電位変化（Ｖ）、ｆは動作周波数
（Ｈｚ）、ＣＮはカラム総数（個）、ＶＤＤは電源電圧
（Ｖ）を夫々示す。
（Ｖ／２）×ｆ×ＣＮ×ＶＤＤ＝Ｃ×Ｖ×ｆ×ＣＮ×Ｖ
ＤＤ（Ｗ） ここで、Ｃはビット線容量（Ｆ）、Ｖは通常メモリセル
の放電によるビット線電位変化（Ｖ）、ｆは動作周波数
（Ｈｚ）、ＣＮはカラム総数（個）、ＶＤＤは電源電圧
（Ｖ）を夫々示す。
【００３０】上記式より、ビット線の充放電による消費
電力はビット線の容量とカラム総数に比例しているが、
大規模メモリにおいてはこのビット線の容量は数ｐＦレ
ベルと大きく、またカラム総数も数百となる。
電力はビット線の容量とカラム総数に比例しているが、
大規模メモリにおいてはこのビット線の容量は数ｐＦレ
ベルと大きく、またカラム総数も数百となる。
【００３１】このため全ビット線で充放電による消費電
力が生じている図５の回路では、上記式で求められる消
費電力は数十ｍＷと大きなものになる。このためメモリ
回路全体の消費電力に占めるビット線充放電電力の割合
は約１／３〜１／２となっており、メモリの低消費電力
化の大きな課題となっている。
力が生じている図５の回路では、上記式で求められる消
費電力は数十ｍＷと大きなものになる。このためメモリ
回路全体の消費電力に占めるビット線充放電電力の割合
は約１／３〜１／２となっており、メモリの低消費電力
化の大きな課題となっている。
【００３２】図７の回路では、全ビット線を接地レベル
にディスチャージしてからメモリセルによりビット線を
充電することにより読出しを行っている。この場合は選
択されないカラムのビット線が読出し動作中に不要に充
電されることになり、ビット線の充放電に要する電力は
図５の場合と同じ式で表わされる。
にディスチャージしてからメモリセルによりビット線を
充電することにより読出しを行っている。この場合は選
択されないカラムのビット線が読出し動作中に不要に充
電されることになり、ビット線の充放電に要する電力は
図５の場合と同じ式で表わされる。
【００３３】この様に従来のシングルデータの読出し回
路では、必要が無いにもかかわらず全ビット線で読出し
動作中に初期電位からの変動が生じ、ビット線の充放電
電力の増加を招いていた。
路では、必要が無いにもかかわらず全ビット線で読出し
動作中に初期電位からの変動が生じ、ビット線の充放電
電力の増加を招いていた。
【００３４】本発明の目的は、ビット線の充放電電力の
増加をなくして消費電力を低減することが可能な記憶装
置を提供することである。
増加をなくして消費電力を低減することが可能な記憶装
置を提供することである。
【００３５】
【課題を解決するための手段】本発明による記憶装置は
複数のビット線と、一端が第１の基準電位に接続される
か解放状態かにより論理１または０を記憶し他端が前記
ビット線に接続されたトランジスタ素子からなる複数の
メモリセルと、ダミービット線と、前記メモリセルのト
ランジスタ素子とはコンダクタンスが異なり一端が前記
第１の基準電位に接続され他端が前記ダミービット線に
接続されたトランジスタ素子からなる複数のダミーセル
と、前記ビット線の全て及び前記ダミービット線を前記
第１の基準電位にリセットする手段と、このリセット後
に外部指令により選択された１つのビット線とダミービ
ット線とを第２の基準電位に充電する手段と、この充電
後の選択ビット線とダミービット線との電位差を増幅す
る増幅手段とを含むことを特徴とする。
複数のビット線と、一端が第１の基準電位に接続される
か解放状態かにより論理１または０を記憶し他端が前記
ビット線に接続されたトランジスタ素子からなる複数の
メモリセルと、ダミービット線と、前記メモリセルのト
ランジスタ素子とはコンダクタンスが異なり一端が前記
第１の基準電位に接続され他端が前記ダミービット線に
接続されたトランジスタ素子からなる複数のダミーセル
と、前記ビット線の全て及び前記ダミービット線を前記
第１の基準電位にリセットする手段と、このリセット後
に外部指令により選択された１つのビット線とダミービ
ット線とを第２の基準電位に充電する手段と、この充電
後の選択ビット線とダミービット線との電位差を増幅す
る増幅手段とを含むことを特徴とする。
【００３６】本発明による他の記憶装置は、複数のビッ
ト線と、第１の基準電位と前記ビット線との間に直列接
続された第１及び第２のトランジスタ素子と、互いに入
出力が接続された一対のインバータからなり前記第１の
トランジスタ素子の制御電極にラッチ出力が接続された
ラッチ手段とからなる複数のメモリセルと、前記第２の
トランジスタ素子の制御電極に接続された複数のワード
線と、ダミービット線と、前記第１の基準電位と前記ダ
ミービット線との間に直列接続された第３及び第４のト
ランジスタ素子からなるダミーセルと、前記第２及び第
４のトランジスタ素子のゲート電極に接続された複数の
ワード線と、前記ビット線の全て及び前記ダミービット
線を前記第１の基準電位にリセットする手段と、このリ
セット後に外部指令により選択された１つのビット線と
ダミービット線とを第２の基準電位に充電する手段と、
この充電後の選択ビット線とダミービット線との電位差
を増幅する増幅手段と、を含むことを特徴とする。
ト線と、第１の基準電位と前記ビット線との間に直列接
続された第１及び第２のトランジスタ素子と、互いに入
出力が接続された一対のインバータからなり前記第１の
トランジスタ素子の制御電極にラッチ出力が接続された
ラッチ手段とからなる複数のメモリセルと、前記第２の
トランジスタ素子の制御電極に接続された複数のワード
線と、ダミービット線と、前記第１の基準電位と前記ダ
ミービット線との間に直列接続された第３及び第４のト
ランジスタ素子からなるダミーセルと、前記第２及び第
４のトランジスタ素子のゲート電極に接続された複数の
ワード線と、前記ビット線の全て及び前記ダミービット
線を前記第１の基準電位にリセットする手段と、このリ
セット後に外部指令により選択された１つのビット線と
ダミービット線とを第２の基準電位に充電する手段と、
この充電後の選択ビット線とダミービット線との電位差
を増幅する増幅手段と、を含むことを特徴とする。
【００３７】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００３８】図１は本発明の第１の実施例の回路図であ
り、ＲＯＭのメモリセルとその読み出し回路を示してお
り、図７のＲＯＭと対応するものである。図１におい
て、メモリセルは２種類あり、その１つは、ソース電極
が接地されドレイン電極がビット線に接続されかつゲー
ト電極がワード線に接続されたＮＭＯＳトランジスタ１
からなる。また、他の１つは、ソース電極がフローティ
ングでドレイン電極がビット線に接続されかつゲート電
極がワード線に接続されたＮＭＯＳトランジスタ２から
なる。
り、ＲＯＭのメモリセルとその読み出し回路を示してお
り、図７のＲＯＭと対応するものである。図１におい
て、メモリセルは２種類あり、その１つは、ソース電極
が接地されドレイン電極がビット線に接続されかつゲー
ト電極がワード線に接続されたＮＭＯＳトランジスタ１
からなる。また、他の１つは、ソース電極がフローティ
ングでドレイン電極がビット線に接続されかつゲート電
極がワード線に接続されたＮＭＯＳトランジスタ２から
なる。
【００３９】ダミーメモリセル３は、ソース電極が接地
されドレイン電極がビット線に接続されかつゲート電極
がワード線に接続されており、そのコンダクタンスが通
常のメモリセルの約１／２となっている。
されドレイン電極がビット線に接続されかつゲート電極
がワード線に接続されており、そのコンダクタンスが通
常のメモリセルの約１／２となっている。
【００４０】図１の読出し動作を図２のタイミングチャ
ートを用いて説明する。信号ＲＳＴが“Ｈ”の期間にビ
ット線ディスチャージトランジスタ６を介して全ビット
線Ｂ０〜Ｂｎ、ＢＤが接地レベルにディスチャージされ
る。信号ＲＳＴが“Ｌ”レベルに立下がると、このディ
スチャージトランジスタ６はオフする。
ートを用いて説明する。信号ＲＳＴが“Ｈ”の期間にビ
ット線ディスチャージトランジスタ６を介して全ビット
線Ｂ０〜Ｂｎ、ＢＤが接地レベルにディスチャージされ
る。信号ＲＳＴが“Ｌ”レベルに立下がると、このディ
スチャージトランジスタ６はオフする。
【００４１】次に、ロウデコーダ９により複数のワード
線ＷＬ０〜ＷＬｎの中から１つのワード線が選択され
“Ｈ”レベルに立上がり、このワード線に接続される全
てのメモリセルとダミーメモリセルがオンする。さらに
選択信号Ｃ０が“Ｈ”に立上がり、ビット線Ｂ０が差動
増幅センスアンプ回路１８の入力へと接続され、ＰＣＲ
が“Ｌ”に立下がり、ビット線チャージトランジスタ５
によりビット線Ｂ０、ダミービット線ＢＤの１組のビッ
ト線のみがチャージされる。
線ＷＬ０〜ＷＬｎの中から１つのワード線が選択され
“Ｈ”レベルに立上がり、このワード線に接続される全
てのメモリセルとダミーメモリセルがオンする。さらに
選択信号Ｃ０が“Ｈ”に立上がり、ビット線Ｂ０が差動
増幅センスアンプ回路１８の入力へと接続され、ＰＣＲ
が“Ｌ”に立下がり、ビット線チャージトランジスタ５
によりビット線Ｂ０、ダミービット線ＢＤの１組のビッ
ト線のみがチャージされる。
【００４２】このとき選択されたメモリセルのソース電
極が接地されている場合（メモリセル１の場合）には、
ビット線Ｂ０の電位はメモリセル１とビット線チャージ
トランジスタ５のコンダクタンスの比により決まる。こ
の時このビット線と対をなすダミービット線ＢＤにおい
ても電位はダミーメモリセル３とビット線チャージトラ
ンジスタ５のコンダクタンスの比により決まる。
極が接地されている場合（メモリセル１の場合）には、
ビット線Ｂ０の電位はメモリセル１とビット線チャージ
トランジスタ５のコンダクタンスの比により決まる。こ
の時このビット線と対をなすダミービット線ＢＤにおい
ても電位はダミーメモリセル３とビット線チャージトラ
ンジスタ５のコンダクタンスの比により決まる。
【００４３】ここでダミーメモリセル３のコンダクタン
スは通常メモリセル１の１／２であるため、ダミーメモ
リセル３によるダミービット線ＢＤの電位はメモリセル
１によるビット線Ｂ０の電位の約２倍となる。このため
差動増幅センスアンプ１８の入力Ｄ、ＤＤＹには電位差
が生じる。
スは通常メモリセル１の１／２であるため、ダミーメモ
リセル３によるダミービット線ＢＤの電位はメモリセル
１によるビット線Ｂ０の電位の約２倍となる。このため
差動増幅センスアンプ１８の入力Ｄ、ＤＤＹには電位差
が生じる。
【００４４】この逆の場合で選択されたメモリセルのソ
ース電極がフローティングの場合（メモリセル２の場
合）には、電流パスが存在しないためビット線Ｂ０はビ
ット線チャージトランジスタ５によりチャージされてい
く。この時もダミーメモリセル３が接続されるダミービ
ット線ＢＤの電位は上記のコンダクタンス比により決ま
る電位となるため、メモリセル２が接続されるビット線
Ｂ０の電位よりも低電位となる。このため差動増幅セン
スアンプ１８の入力Ｄ、ＤＤＹには電位差が生じる。
ース電極がフローティングの場合（メモリセル２の場
合）には、電流パスが存在しないためビット線Ｂ０はビ
ット線チャージトランジスタ５によりチャージされてい
く。この時もダミーメモリセル３が接続されるダミービ
ット線ＢＤの電位は上記のコンダクタンス比により決ま
る電位となるため、メモリセル２が接続されるビット線
Ｂ０の電位よりも低電位となる。このため差動増幅セン
スアンプ１８の入力Ｄ、ＤＤＹには電位差が生じる。
【００４５】ダミーメモリセル３によるダミービット線
ＢＤの電位は、通常メモリセルによる“Ｈ”ビット線電
位と“Ｌ”ビット線電位の中間のリファレンス電位を作
り出している。
ＢＤの電位は、通常メモリセルによる“Ｈ”ビット線電
位と“Ｌ”ビット線電位の中間のリファレンス電位を作
り出している。
【００４６】次に、イネーブル信号ＳＥが“Ｈ”に立上
がり差動増幅センスアンプ回路１８が活性化され、入力
された微少電位差を増幅し出力バッファ１９によりデー
タが出力される。
がり差動増幅センスアンプ回路１８が活性化され、入力
された微少電位差を増幅し出力バッファ１９によりデー
タが出力される。
【００４７】図３は本発明の第２の実施例の回路図であ
り、マルチポートＲＡＭのメモリセルとその読出し専用
ポートの読出し回路を示している。図３において、メモ
リセル１５は、マルチポートＲＡＭのメモリセルの一部
を示しており、２つのインバータからなるラッチにより
データが保持され、接地電位とビット線との間で直列に
接続された２つのＮＭＯＳからなる読出しポートにおい
て、接地側のＮＭＯＳのゲートをこの保持データでコン
トロールしている。
り、マルチポートＲＡＭのメモリセルとその読出し専用
ポートの読出し回路を示している。図３において、メモ
リセル１５は、マルチポートＲＡＭのメモリセルの一部
を示しており、２つのインバータからなるラッチにより
データが保持され、接地電位とビット線との間で直列に
接続された２つのＮＭＯＳからなる読出しポートにおい
て、接地側のＮＭＯＳのゲートをこの保持データでコン
トロールしている。
【００４８】ダミーメモリセル１６は接地電位とダミー
ビット線ＢＤとの間で直列に接続された２つのＮＭＯＳ
からなり、そのコンダクタンスはメモリセル１５に含ま
れる上記の２つのＮＭＯＳの約１／２となっている。
ビット線ＢＤとの間で直列に接続された２つのＮＭＯＳ
からなり、そのコンダクタンスはメモリセル１５に含ま
れる上記の２つのＮＭＯＳの約１／２となっている。
【００４９】図３の読出し動作を図４のタイミングチャ
ートを用いて説明する。信号ＲＳＴが“Ｈ”の期間に、
ビット線ディスチャージトランジスタ６を介して全ビッ
ト線が接地レベルにディスチャージされる。信号ＲＳＴ
が“Ｌ”レベルに立下がると、このディスチャージトラ
ンジスタ６はオフする。
ートを用いて説明する。信号ＲＳＴが“Ｈ”の期間に、
ビット線ディスチャージトランジスタ６を介して全ビッ
ト線が接地レベルにディスチャージされる。信号ＲＳＴ
が“Ｌ”レベルに立下がると、このディスチャージトラ
ンジスタ６はオフする。
【００５０】次に、ロウデコーダ９により複数のワード
線の中から１つのワード線が選択され“Ｈ”レベルに立
上がり、このワード線に接続される全てのメモリセルと
ダミーメモリセルとがオンする。さらに選択信号Ｃ０が
“Ｈ”に立上がり、ビット線Ｂ０が差動増幅センスアン
プ回路１８の入力へと接続され、ＰＣＲが“Ｌ”に立下
がり、ビット線チャージトランジスタ５によりビット線
Ｂ０、ダミービット線ＢＤの１組のビット線のみがチャ
ージされる。
線の中から１つのワード線が選択され“Ｈ”レベルに立
上がり、このワード線に接続される全てのメモリセルと
ダミーメモリセルとがオンする。さらに選択信号Ｃ０が
“Ｈ”に立上がり、ビット線Ｂ０が差動増幅センスアン
プ回路１８の入力へと接続され、ＰＣＲが“Ｌ”に立下
がり、ビット線チャージトランジスタ５によりビット線
Ｂ０、ダミービット線ＢＤの１組のビット線のみがチャ
ージされる。
【００５１】このとき選択されたメモリセル１５の保持
データが“Ｈ”の場合には、ビット線Ｂ０の電位はメモ
リセル１５とビット線チャージトランジスタ５とのコン
ダクタンスの比により決まる。この時このビット線と対
をなすダミービット線ＢＤにおいても電位はダミーメモ
リセル１６とビット線チャージトランジスタ５とのコン
ダクタンスの比により決まる。
データが“Ｈ”の場合には、ビット線Ｂ０の電位はメモ
リセル１５とビット線チャージトランジスタ５とのコン
ダクタンスの比により決まる。この時このビット線と対
をなすダミービット線ＢＤにおいても電位はダミーメモ
リセル１６とビット線チャージトランジスタ５とのコン
ダクタンスの比により決まる。
【００５２】ここでダミーメモリセル１６のコンダクタ
ンスは通常メモリセル１５の１／２であるため、ダミー
メモリセル１６によるダミービット線ＢＤの電位はメモ
リセルによるビット線Ｂ０の電位の約２倍となる。この
ため差動増幅センスアンプ１８の入力Ｄ、ＤＤＹには電
位差が生じる。
ンスは通常メモリセル１５の１／２であるため、ダミー
メモリセル１６によるダミービット線ＢＤの電位はメモ
リセルによるビット線Ｂ０の電位の約２倍となる。この
ため差動増幅センスアンプ１８の入力Ｄ、ＤＤＹには電
位差が生じる。
【００５３】この逆の場合で選択されたメモリセルの保
持データが“Ｌ”の場合には、電流パスが存在しないた
めビット線Ｂ０はビット線チャージトランジスタ５によ
りチャージされていく。この時もダミーメモリセル１６
が接続するダミービット線ＢＤの電位は上記のコンダク
タンス比により決まる電位となるため、メモリセル１５
が接続するビット線Ｂ０の電位よりも低電位となる。こ
のため差動増幅センスアンプ１８の入力Ｄ、ＤＤＹには
電位差が生じる。
持データが“Ｌ”の場合には、電流パスが存在しないた
めビット線Ｂ０はビット線チャージトランジスタ５によ
りチャージされていく。この時もダミーメモリセル１６
が接続するダミービット線ＢＤの電位は上記のコンダク
タンス比により決まる電位となるため、メモリセル１５
が接続するビット線Ｂ０の電位よりも低電位となる。こ
のため差動増幅センスアンプ１８の入力Ｄ、ＤＤＹには
電位差が生じる。
【００５４】ダミーメモリセル１６によるダミービット
線ＢＤの電位は、通常メモリセルによる“Ｈ”ビット線
電位と“Ｌ”ビット線電位の中間のリファレンス電位を
作り出している。
線ＢＤの電位は、通常メモリセルによる“Ｈ”ビット線
電位と“Ｌ”ビット線電位の中間のリファレンス電位を
作り出している。
【００５５】次にイネーブル信号ＳＥが“Ｈ”に立上が
り差動増幅センスアンプ回路１８が活性化され、入力さ
れた微少電位差を増幅しバッファ１９によりデータが出
力される。
り差動増幅センスアンプ回路１８が活性化され、入力さ
れた微少電位差を増幅しバッファ１９によりデータが出
力される。
【００５６】図３の様に、本発明はＲＯＭのみでなくマ
ルチポートＲＡＭといったシングルデータの読出しを行
うメモリに広く適用できる。
ルチポートＲＡＭといったシングルデータの読出しを行
うメモリに広く適用できる。
【００５７】図５は本発明の第３の実施例の回路図であ
り、メモリセルをセンスアンプに対して２分しビット線
を疑似的にダミービット線として用いる大規模ＲＯＭに
本発明の回路を適応した例である。
り、メモリセルをセンスアンプに対して２分しビット線
を疑似的にダミービット線として用いる大規模ＲＯＭに
本発明の回路を適応した例である。
【００５８】図５において、メモリセルはそのソース電
極が接地されドレイン電極がビット線に接続されかつゲ
ート電極がワード線に接続されたＮＭＯＳトランジスタ
１と、ソース電極がフローティングでドレイン電極がビ
ット線に接続されかつゲート電極がワード線に接続され
たＮＭＯＳトランジスタ２との２種がある。
極が接地されドレイン電極がビット線に接続されかつゲ
ート電極がワード線に接続されたＮＭＯＳトランジスタ
１と、ソース電極がフローティングでドレイン電極がビ
ット線に接続されかつゲート電極がワード線に接続され
たＮＭＯＳトランジスタ２との２種がある。
【００５９】ダミーメモリセル３はソース電極が接地さ
れてドレイン電極かビット線に接続されかつゲート電極
がダミー用ワード線に接続されており、そのコンダクタ
ンスが通常のメモリセルの約１／２となっている。
れてドレイン電極かビット線に接続されかつゲート電極
がダミー用ワード線に接続されており、そのコンダクタ
ンスが通常のメモリセルの約１／２となっている。
【００６０】図５の読出し動作を図６のタイミングチャ
ートを用いて説明する。信号ＲＳＴが“Ｈ”の期間にビ
ット線ディスチャージトランジスタ６を介して全ビット
線が接地レベルにディスチャージされる。信号ＲＳＴが
“Ｌ”レベルに立下がると、このディスチャージトラン
ジスタ６はオフする。
ートを用いて説明する。信号ＲＳＴが“Ｈ”の期間にビ
ット線ディスチャージトランジスタ６を介して全ビット
線が接地レベルにディスチャージされる。信号ＲＳＴが
“Ｌ”レベルに立下がると、このディスチャージトラン
ジスタ６はオフする。
【００６１】次にロウデコーダ９により複数のワード線
の中から１つのワード線が選択され“Ｈ”レベルに立上
がる。ワード線群はセンスアンプの左右に２分されてい
るが、センスアンプ右のワード線群の中からワード線Ｗ
Ｌｍが選択された場合には、センスアンプ左のワード線
群に含まれるダミーワード線ＤＷＬＬが選択される。セ
ンスアンプ左のワード線ＷＬｎが選択された場合には、
センスアンプ右のダミーワード線ＤＷＬＲが選択され
る。
の中から１つのワード線が選択され“Ｈ”レベルに立上
がる。ワード線群はセンスアンプの左右に２分されてい
るが、センスアンプ右のワード線群の中からワード線Ｗ
Ｌｍが選択された場合には、センスアンプ左のワード線
群に含まれるダミーワード線ＤＷＬＬが選択される。セ
ンスアンプ左のワード線ＷＬｎが選択された場合には、
センスアンプ右のダミーワード線ＤＷＬＲが選択され
る。
【００６２】図６のタイミングチャートではビット線Ｂ
０Ｌに接続するメモリセルのデータ読出しを示してい
る。
０Ｌに接続するメモリセルのデータ読出しを示してい
る。
【００６３】ワード線ＷＬｎが“Ｈ”に立上がるとこの
ワード線に接続する全てのメモリセルがオンする。また
ダミーワード線ＤＷＬＲが“Ｈ”に立上がり、このダミ
ーワード線に接続される全てのダミーメモリセルがオン
する。さらに選択信号Ｃ０が“Ｈ”に立上がり、ペアビ
ット線の一方がラッチ型差動増幅センスアンプ回路４の
入力へと接続される。
ワード線に接続する全てのメモリセルがオンする。また
ダミーワード線ＤＷＬＲが“Ｈ”に立上がり、このダミ
ーワード線に接続される全てのダミーメモリセルがオン
する。さらに選択信号Ｃ０が“Ｈ”に立上がり、ペアビ
ット線の一方がラッチ型差動増幅センスアンプ回路４の
入力へと接続される。
【００６４】またＰＣ０が“Ｌ”に立下がり、ビット線
チャージトランジスタ５により全ビット線の中でビット
線Ｂ０Ｌ、Ｂ０Ｒの１組のビット線のみがチャージされ
る。
チャージトランジスタ５により全ビット線の中でビット
線Ｂ０Ｌ、Ｂ０Ｒの１組のビット線のみがチャージされ
る。
【００６５】このとき選択されたメモリセルのソース電
極が接地されている場合には、このメモリセルが接続さ
れるビット線Ｂ０Ｌの電位はメモリセル１とビット線チ
ャージトランジスタ５とのコンダクタンスの比により決
まる。この時このビット線と対をなすビット線Ｂ０Ｒに
おいても、電位はダミーメモリセル３とビット線チャー
ジトランジスタ５とのコンダクタンスの比により決ま
る。
極が接地されている場合には、このメモリセルが接続さ
れるビット線Ｂ０Ｌの電位はメモリセル１とビット線チ
ャージトランジスタ５とのコンダクタンスの比により決
まる。この時このビット線と対をなすビット線Ｂ０Ｒに
おいても、電位はダミーメモリセル３とビット線チャー
ジトランジスタ５とのコンダクタンスの比により決ま
る。
【００６６】ここでダミーメモリセル３のコンダクタン
スは通常メモリセルの１／２であるため、ダミーメモリ
セル３によるビット線Ｂ０Ｒの電位は通常のメモリセル
１によるビット線Ｂ０Ｌの電位の約２倍となる。このた
めラッチ型差動増幅センスアンプ４の入力には電位差が
生じる。
スは通常メモリセルの１／２であるため、ダミーメモリ
セル３によるビット線Ｂ０Ｒの電位は通常のメモリセル
１によるビット線Ｂ０Ｌの電位の約２倍となる。このた
めラッチ型差動増幅センスアンプ４の入力には電位差が
生じる。
【００６７】この逆の場合で選択されたメモリセルのソ
ース電極がフローティングの場合には、電流パスが存在
しないためビット線Ｂ０Ｌはビット線チャージトランジ
スタ５によりチャージされていく。この時もダミーメモ
リセル３が接続されるビット線Ｂ０Ｒの電位は上記のコ
ンダクタンス比により決まる電位となるため、メモリセ
ルが接続されるビット線Ｂ０Ｌの電位よりも低電位とな
る。このため、ラッチ型差動増幅センスアンプ４の入力
には電位差が生じる。
ース電極がフローティングの場合には、電流パスが存在
しないためビット線Ｂ０Ｌはビット線チャージトランジ
スタ５によりチャージされていく。この時もダミーメモ
リセル３が接続されるビット線Ｂ０Ｒの電位は上記のコ
ンダクタンス比により決まる電位となるため、メモリセ
ルが接続されるビット線Ｂ０Ｌの電位よりも低電位とな
る。このため、ラッチ型差動増幅センスアンプ４の入力
には電位差が生じる。
【００６８】ダミーメモリセルによるビット線電位は、
通常メモリセルによる“Ｈ”ビット線電位と“Ｌ”ビッ
ト線電位の中間のリファレンス電位を作り出している。
通常メモリセルによる“Ｈ”ビット線電位と“Ｌ”ビッ
ト線電位の中間のリファレンス電位を作り出している。
【００６９】次に信号ＰＣ０が“Ｌ”に立上がり信号Ｓ
Ｅ０が“Ｈ”に立上がってラッチ型差動増幅センスアン
プ回路４が活性化され、選択信号Ｃ０が立上がりビット
線がセンスアンプ入力から切離され、差動増幅センスア
ンプ回路４はＮ１、Ｎ２に入力された微少電位差を増幅
する。
Ｅ０が“Ｈ”に立上がってラッチ型差動増幅センスアン
プ回路４が活性化され、選択信号Ｃ０が立上がりビット
線がセンスアンプ入力から切離され、差動増幅センスア
ンプ回路４はＮ１、Ｎ２に入力された微少電位差を増幅
する。
【００７０】また、ＣＬ０が“Ｈ”に立上がり、カラム
選択トランジスタ７を介して増幅されたセンスアンプ入
力Ｎ１、Ｎ２のデータがデータ線Ｄ、ＤＢに読出され
る。このデータ線Ｄ、ＤＢに読出されたデータをメイン
センスアンプ１０により増幅し出力バッファ１９により
データを出力する。
選択トランジスタ７を介して増幅されたセンスアンプ入
力Ｎ１、Ｎ２のデータがデータ線Ｄ、ＤＢに読出され
る。このデータ線Ｄ、ＤＢに読出されたデータをメイン
センスアンプ１０により増幅し出力バッファ１９により
データを出力する。
【００７１】信号ＰＣ０、ＣＬ０、ＳＥ０は読出しを行
うカラムに対してのみ回路を活性化している。選択され
たメモリセルのソース電極の接地の有無によりデータ
“０”、“１”が読出される。
うカラムに対してのみ回路を活性化している。選択され
たメモリセルのソース電極の接地の有無によりデータ
“０”、“１”が読出される。
【００７２】尚、上記各実施例においては、電源電位や
トランジスタ素子の導電型を全て図示とは逆の極性とす
ることができ、この場合も全く同様の作用効果がある。
トランジスタ素子の導電型を全て図示とは逆の極性とす
ることができ、この場合も全く同様の作用効果がある。
【００７３】
【発明の効果】本発明によれば、ビット線及びダミービ
ット線の全てを読出し直前に、各メモリセルが接続され
た基準電位（各実施例では接地電位）にリセットし、外
部からのアドレスにより選択された１つのビット線及び
ダミービット線のみを他の基準電位（各実施例では高電
源電位）へチャージアップするようにしているので、従
来技術の如く、全てのビット線の充放電を行う必要がな
く、低消費電力の効果がある。
ット線の全てを読出し直前に、各メモリセルが接続され
た基準電位（各実施例では接地電位）にリセットし、外
部からのアドレスにより選択された１つのビット線及び
ダミービット線のみを他の基準電位（各実施例では高電
源電位）へチャージアップするようにしているので、従
来技術の如く、全てのビット線の充放電を行う必要がな
く、低消費電力の効果がある。
【００７４】本発明における消費電力は主にメモリセル
及びダミーメモリセルとビット線チャージ用トランジス
タを介して流れる貫通電流として消費される。
及びダミーメモリセルとビット線チャージ用トランジス
タを介して流れる貫通電流として消費される。
【００７５】従来回路ではビット線の充放電に要する総
消費電力は、 Ｃ×Ｖ×ｆ×ＣＮ×ＶＤＤ（Ｗ） で表されることを示したが、本発明では、ビット線チャ
ージトランジスタとメモリセルを介して貫通電流が流れ
るため、上式では、Ｃ×Ｖで表される１ビット線当りの
消費電流は２〜３倍となる。
消費電力は、 Ｃ×Ｖ×ｆ×ＣＮ×ＶＤＤ（Ｗ） で表されることを示したが、本発明では、ビット線チャ
ージトランジスタとメモリセルを介して貫通電流が流れ
るため、上式では、Ｃ×Ｖで表される１ビット線当りの
消費電流は２〜３倍となる。
【００７６】しかしながら、この電流が消費されるの
は、１列のビット線のみであり、上式のカラム総数を示
すＣＮは１となる。従って、ビット線の充放電に要する
消費電力は２／ＣＮ〜３／ＣＮに削減され、メモリ全体
では、極めて大きな低消費電力化が図れるのである。
は、１列のビット線のみであり、上式のカラム総数を示
すＣＮは１となる。従って、ビット線の充放電に要する
消費電力は２／ＣＮ〜３／ＣＮに削減され、メモリ全体
では、極めて大きな低消費電力化が図れるのである。
【００７７】また、本発明では、ダミーメモリセルを用
いて差動増幅回路によるデータ読出しを行っているの
で、従来に比し、読出しの高速性は損われない。よっ
て、本回路を用いることにより、高速でかつ低消費電力
のＲＯＭ、マルチポートＲＡＭ等の半導体記憶装置が実
現できることになる。
いて差動増幅回路によるデータ読出しを行っているの
で、従来に比し、読出しの高速性は損われない。よっ
て、本回路を用いることにより、高速でかつ低消費電力
のＲＯＭ、マルチポートＲＡＭ等の半導体記憶装置が実
現できることになる。
【図１】本発明の第１の実施例の回路図である。
【図２】第１の実施例の動作タイミングチャートであ
る。
る。
【図３】本発明の第２の実施例の回路図である。
【図４】第２の実施例の動作タイミングチャートであ
る。
る。
【図５】本発明の第３の実施例の回路図である。
【図６】第３の実施例の動作タイミングチャートであ
る。
る。
【図７】従来回路例を示す図である。
【図８】従来回路例の動作タイミングチャートである。
【図９】第２の従来回路例を示す図である。
【図１０】第２の従来回路例の動作タイミングチャート
である。
である。
１，１２ コード“１”のメモリセル ２，１３ コード“０”のメモリセル ３，１４，１６ ダミーメモリセル ４，１８ ラッチ型差動増幅センスアンプ ５ ビット線チャージトランジスタ ６ ビット線ディスチャージトランジスタ ７ カラム選択トランジスタ ８ ペアカラム選択トランジスタ ９ ロウデコーダ １０ メインセンスアンプ １１ ビット線プリチャージトランジスタ １５ マルチポートＲＡＭメモリセル １９ 出力バッファ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/06 Ｇ１１Ｃ 11/40 Ｂ 6866−5Ｌ 17/00 ５２０ Ｃ
Claims (4)
- 【請求項１】 複数のビット線と、一端が第１の基準電
位に接続されるか解放状態かにより論理１または０を記
憶し他端が前記ビット線に接続されたトランジスタ素子
からなる複数のメモリセルと、ダミービット線と、前記
メモリセルのトランジスタ素子とはコンダクタンスが異
なり一端が前記第１の基準電位に接続され他端が前記ダ
ミービット線に接続されたトランジスタ素子からなる複
数のダミーセルと、前記ビット線の全て及び前記ダミー
ビット線を前記第１の基準電位にリセットする手段と、
このリセット後に外部指令により選択された１つのビッ
ト線とダミービット線とを第２の基準電位に充電する手
段と、この充電後の選択ビット線とダミービット線との
電位差を増幅する増幅手段とを含むことを特徴とする記
憶装置。 - 【請求項２】 前記ダミーセルのトランジスタ素子の相
互コンダヘクタンスが前記メモリセルのトランジスタ素
子のそれの略半分に設定されていることを特徴とする請
求項１記載の記憶装置。 - 【請求項３】 複数のビット線と、 第１の基準電位と前記ビット線との間に直列接続された
第１及び第２のトランジスタ素子と、互いに入出力が接
続された一対のインバータからなり前記第１のトランジ
スタ素子の制御電極にラッチ出力が接続されたラッチ手
段とからなる複数のメモリセルと、 前記第２のトランジスタ素子の制御電極に接続された複
数のワード線と、 ダミービット線と、 前記第１の基準電位と前記ダミービット線との間に直列
接続された第３及び第４のトランジスタ素子からなるダ
ミーセルと、 前記第２及び第４のトランジスタ素子のゲート電極に接
続された複数のワード線と、 前記ビット線の全て及び前記ダミービット線を前記第１
の基準電位にリセットする手段と、 このリセット後に外部指令により選択された１つのビッ
ト線とダミービット線とを第２の基準電位に充電する手
段と、 この充電後の選択ビット線とダミービット線との電位差
を増幅する増幅手段と、 を含むことを特徴とする記憶
装置。 - 【請求項４】 前記ダミーセルのトランジスタ素子の相
互コンダクタンスが前記メモリセルのトランジスタ素子
のそれの略半分に設定されていることを特徴とする請求
項３記載の記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24882493A JPH0778489A (ja) | 1993-09-08 | 1993-09-08 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24882493A JPH0778489A (ja) | 1993-09-08 | 1993-09-08 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0778489A true JPH0778489A (ja) | 1995-03-20 |
Family
ID=17183970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24882493A Pending JPH0778489A (ja) | 1993-09-08 | 1993-09-08 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0778489A (ja) |
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1993
- 1993-09-08 JP JP24882493A patent/JPH0778489A/ja active Pending
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