JPH0778489A - 記憶装置 - Google Patents
記憶装置Info
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- JPH0778489A JPH0778489A JP24882493A JP24882493A JPH0778489A JP H0778489 A JPH0778489 A JP H0778489A JP 24882493 A JP24882493 A JP 24882493A JP 24882493 A JP24882493 A JP 24882493A JP H0778489 A JPH0778489 A JP H0778489A
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- memory cell
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Abstract
(57)【要約】
【目的】 ROM、マルチポートRAM等のシングルデ
ータの読出しを行う半導体記憶装置において、ビット線
の充放電に伴う消費電力を削減する。 【構成】 メモリセルが接続される全ビット線B0〜B
nおよびダミーメモリセルが接続される全ダミービット
線BDの初期電位をトランジスタ6により接地レベルに
設定し、データが読出されるビット線およびこのビット
線と対をなすダミービット線の1組のみをチャージトラ
ンジスタ5により選択的にチャージし、このビット線間
の電位差を差動増幅回路18により増幅し読出しを行
う。
ータの読出しを行う半導体記憶装置において、ビット線
の充放電に伴う消費電力を削減する。 【構成】 メモリセルが接続される全ビット線B0〜B
nおよびダミーメモリセルが接続される全ダミービット
線BDの初期電位をトランジスタ6により接地レベルに
設定し、データが読出されるビット線およびこのビット
線と対をなすダミービット線の1組のみをチャージトラ
ンジスタ5により選択的にチャージし、このビット線間
の電位差を差動増幅回路18により増幅し読出しを行
う。
Description
【0001】
【産業上の利用分野】本発明は記憶装置に関し、特にR
OMやRAM等の記憶装置におけるシングルデータの読
出し時の低消費電力化に関するものである。
OMやRAM等の記憶装置におけるシングルデータの読
出し時の低消費電力化に関するものである。
【0002】
【従来の技術】ROMにおけるシングルデータの読出し
高速化を目的とした従来技術として特開昭58−659
1号公報がある。この従来技術では図7に示す様に、複
数のメモリセル1または2が接続されるビット線と1つ
のダミーメモリセル3とが接続されるビット線を左右1
対とし、この左右1対のビット線の各々に対応して設け
られ対応ビット線対を差動入力とするラッチ型差動増幅
センスアンプ回路4を設けることによりデータ読出しを
行っている。
高速化を目的とした従来技術として特開昭58−659
1号公報がある。この従来技術では図7に示す様に、複
数のメモリセル1または2が接続されるビット線と1つ
のダミーメモリセル3とが接続されるビット線を左右1
対とし、この左右1対のビット線の各々に対応して設け
られ対応ビット線対を差動入力とするラッチ型差動増幅
センスアンプ回路4を設けることによりデータ読出しを
行っている。
【0003】メモリセルとしては2種類(1,2で示
す)あり、1つのメモリセル1はそのソース電極が接地
され、ドレイン電極がビット線に接続されかつゲート電
極がワード線に接続されたNMOSトランジスタからな
る。または他の1つのメモリセル2はソース電極がフロ
ーティングで、ドレイン電極がビット線に接続され、か
つゲート電極がワード線に接続されたNMOSトランジ
スタからなる。
す)あり、1つのメモリセル1はそのソース電極が接地
され、ドレイン電極がビット線に接続されかつゲート電
極がワード線に接続されたNMOSトランジスタからな
る。または他の1つのメモリセル2はソース電極がフロ
ーティングで、ドレイン電極がビット線に接続され、か
つゲート電極がワード線に接続されたNMOSトランジ
スタからなる。
【0004】ダミーメモリセル3はソース電極が接地さ
れ、ドレイン電極がビット線に接続されかつゲート電極
がダミーワード線に接続されており、そのコンダクタン
スが通常のメモリセルの約1/2となっている。尚、9
はロウデコーダ、10はメインセンスアンプ、19はバ
ッファを夫々示している。
れ、ドレイン電極がビット線に接続されかつゲート電極
がダミーワード線に接続されており、そのコンダクタン
スが通常のメモリセルの約1/2となっている。尚、9
はロウデコーダ、10はメインセンスアンプ、19はバ
ッファを夫々示している。
【0005】図7の読出し動作を図8のタイミングチャ
ートを用いて説明する。信号PCが“L”(ロー)レベ
ルの期間にビット線プリチャードトランジスタ11を介
して全ビット線がVDDレベルにプリチャージされる。
信号PCが“H”(ハイ)レベルになるとプリチャージ
トランジスタ11はオフしビット線はダイナミックにV
DDレベルを保持する。
ートを用いて説明する。信号PCが“L”(ロー)レベ
ルの期間にビット線プリチャードトランジスタ11を介
して全ビット線がVDDレベルにプリチャージされる。
信号PCが“H”(ハイ)レベルになるとプリチャージ
トランジスタ11はオフしビット線はダイナミックにV
DDレベルを保持する。
【0006】次にロウデコーダ9により複数のワード線
の中から1つのワード線が選択され“H”レベルに立上
がる。ワード線群はセンスアンプ4の左右に2分されて
いるが、センスアンプ右のワード線群の中からワード線
WLmが選択された場合には、センスアンプ左のワード
線群に含まれるダミーワード線DWLLが選択される。
センスアンプ左のワード線WLnが選択された場合には
センスアンプ右のダミーワード線DWLRが選択され
る。
の中から1つのワード線が選択され“H”レベルに立上
がる。ワード線群はセンスアンプ4の左右に2分されて
いるが、センスアンプ右のワード線群の中からワード線
WLmが選択された場合には、センスアンプ左のワード
線群に含まれるダミーワード線DWLLが選択される。
センスアンプ左のワード線WLnが選択された場合には
センスアンプ右のダミーワード線DWLRが選択され
る。
【0007】図8のタイミングチャートではビット線B
0Lに接続するメモリセルのデータ読出しを示してい
る。
0Lに接続するメモリセルのデータ読出しを示してい
る。
【0008】ワード線WLnが“H”に立上がると、こ
のワード線に接続される全てのメモリセルがオンする。
このメモリセルのソース電極が接地されている場合に
は、このメモリセルが接続されるビット線の電位はメモ
リセルを介して放電され、VDDレベルから下がってい
く。
のワード線に接続される全てのメモリセルがオンする。
このメモリセルのソース電極が接地されている場合に
は、このメモリセルが接続されるビット線の電位はメモ
リセルを介して放電され、VDDレベルから下がってい
く。
【0009】またダミーワード線DWLRが“H”に立
上ることにより、上記ビット線と対をなすビット線にお
いてビット線電位はダミーメモリセル3によりVDDレ
ベルから下っていく。ここでダミーメモリセル3のコン
ダクタンスは通常のメモリセルの約1/2としてあるた
めダミーメモリセル3によるビット線電位変化は通常の
メモリセル1によるビット線の電位変化の約1/2とな
る。このためこのビット線対には電位差が生じる。
上ることにより、上記ビット線と対をなすビット線にお
いてビット線電位はダミーメモリセル3によりVDDレ
ベルから下っていく。ここでダミーメモリセル3のコン
ダクタンスは通常のメモリセルの約1/2としてあるた
めダミーメモリセル3によるビット線電位変化は通常の
メモリセル1によるビット線の電位変化の約1/2とな
る。このためこのビット線対には電位差が生じる。
【0010】この逆の場合で、ワード線WLnにより選
択されたメモリセルのソース電極がフローティングの場
合には、電流パスが存在しないためビット線はVDDレ
ベルを保持する。この時もダミーメモリセル3が接続さ
れるビット線はVDDレベルから下っていくためビット
線対には電位差が生じる。ダミーメモリセル3によるビ
ット線電位は、通常メモリセル1によるビット線電位と
VDD電位の中間のリファレンス電位を作り出してい
る。
択されたメモリセルのソース電極がフローティングの場
合には、電流パスが存在しないためビット線はVDDレ
ベルを保持する。この時もダミーメモリセル3が接続さ
れるビット線はVDDレベルから下っていくためビット
線対には電位差が生じる。ダミーメモリセル3によるビ
ット線電位は、通常メモリセル1によるビット線電位と
VDD電位の中間のリファレンス電位を作り出してい
る。
【0011】次にイネーブル信号SEが“H”に立上が
りラッチ型差動増幅センスアンプ回路4を活性化し、ビ
ット線対に生じた上記微少電位差を増幅する。またCL
Oが“H”に立上がりビット線対B0L・B0Rを選択
し、カラム選択トランジスタ7を介してデータがデータ
線D、DBに読出される。このデータ線D、DBに読出
されたデータをメインセンスアンプ10により増幅し出
力バッファ19によりデータを出力する。
りラッチ型差動増幅センスアンプ回路4を活性化し、ビ
ット線対に生じた上記微少電位差を増幅する。またCL
Oが“H”に立上がりビット線対B0L・B0Rを選択
し、カラム選択トランジスタ7を介してデータがデータ
線D、DBに読出される。このデータ線D、DBに読出
されたデータをメインセンスアンプ10により増幅し出
力バッファ19によりデータを出力する。
【0012】この様にダミーメモリセル3を用いてリフ
ァレンス電位を作り出すことにより、シングルデータの
読出しを差動幅センスアンプ回路4によって行うことが
可能になり高速な読出しを実現している。選択したメモ
リセルのソース電極の接地の有無によりデータ“0”、
“1”が読出される。
ァレンス電位を作り出すことにより、シングルデータの
読出しを差動幅センスアンプ回路4によって行うことが
可能になり高速な読出しを実現している。選択したメモ
リセルのソース電極の接地の有無によりデータ“0”、
“1”が読出される。
【0013】上記の読出し回路と原理的にはほとんど同
じであるが、ダミーメモリセルを用いたもう一つのRO
Mシングルデータ読出し回路が、特開平2−78099
号公報に従来技術として開示されており、これを図9に
示す。
じであるが、ダミーメモリセルを用いたもう一つのRO
Mシングルデータ読出し回路が、特開平2−78099
号公報に従来技術として開示されており、これを図9に
示す。
【0014】図9では2つのビット線がペアとなりこの
ペアビット線対に対して差動増幅センスアンプ4を設け
ている。図9の回路ではメモリセルはソース電極が電源
に接続されるものとフローティングのNMOS12、1
3よりなる。また、ダミーメモリセル14は通常のメモ
リセルと同じコンダクタンスとされており、ソース電極
は電源に接続されている。
ペアビット線対に対して差動増幅センスアンプ4を設け
ている。図9の回路ではメモリセルはソース電極が電源
に接続されるものとフローティングのNMOS12、1
3よりなる。また、ダミーメモリセル14は通常のメモ
リセルと同じコンダクタンスとされており、ソース電極
は電源に接続されている。
【0015】この読出し回路の動作を図10のタイミン
グチャートを用いて説明する。信号RSTが“H”レベ
ルの期間にビット線ディスチャージトランジスタ6を介
して全ビット線が接地レベルにディスチャージされる。
信号STが“L”レベルに立下がると、このディスチャ
ージトランジスタ6はオフする。
グチャートを用いて説明する。信号RSTが“H”レベ
ルの期間にビット線ディスチャージトランジスタ6を介
して全ビット線が接地レベルにディスチャージされる。
信号STが“L”レベルに立下がると、このディスチャ
ージトランジスタ6はオフする。
【0016】次にロウデコーダ9により複数のワード線
の中から1つのワード線が選択され“H”レベルに立上
がる。ワード線群はセンスアンプの左右に2分されてい
るが、センスアンプ右のワード線群の中からワード線W
Lmが選択された場合には、センスアンプ左のワード線
群に含まれるダミーワード線DWLLが選択される。セ
ンスアンプ左のワード線WLnが選択された場合にはセ
ンスアンプ右のダミーワード線DWLRが選択される。
の中から1つのワード線が選択され“H”レベルに立上
がる。ワード線群はセンスアンプの左右に2分されてい
るが、センスアンプ右のワード線群の中からワード線W
Lmが選択された場合には、センスアンプ左のワード線
群に含まれるダミーワード線DWLLが選択される。セ
ンスアンプ左のワード線WLnが選択された場合にはセ
ンスアンプ右のダミーワード線DWLRが選択される。
【0017】図10のタイミングチャートでは、ビット
線B0Lに接続するメモリセルのデータ読出しを示して
いる。ワード線WLnが“H”に立上がるとこのワード
線に接続される全てのメモリセルがオンする。またダミ
ーワード線DWLRが“H”に立上がり、このダミーワ
ード線に接続される全てのダミーメモリセルがオンす
る。
線B0Lに接続するメモリセルのデータ読出しを示して
いる。ワード線WLnが“H”に立上がるとこのワード
線に接続される全てのメモリセルがオンする。またダミ
ーワード線DWLRが“H”に立上がり、このダミーワ
ード線に接続される全てのダミーメモリセルがオンす
る。
【0018】さらに選択信号C0Lが“H”に立上が
り、センスアンプ左のペアビット線の一方がラッチ型差
動増幅センスアンプ回路4の入力へと接続される。この
ペアビット線と対をなすセンスアンプ右側のペアビット
線では、選択信号C0R、C1Rの双方が“H”に立上
がりペアビット線が共にラッチ型差動増幅センスアンプ
4のもう一方の入力へと接続される。したがってダミー
メモリセル14が駆動するビット線負荷は通常メモリセ
ルが駆動するビット線負荷の2倍となる。
り、センスアンプ左のペアビット線の一方がラッチ型差
動増幅センスアンプ回路4の入力へと接続される。この
ペアビット線と対をなすセンスアンプ右側のペアビット
線では、選択信号C0R、C1Rの双方が“H”に立上
がりペアビット線が共にラッチ型差動増幅センスアンプ
4のもう一方の入力へと接続される。したがってダミー
メモリセル14が駆動するビット線負荷は通常メモリセ
ルが駆動するビット線負荷の2倍となる。
【0019】メモリセルがオンすると、このメモリセル
のソース電極が電源に接続されている場合には、このメ
モリセル12が接続するビット線の電位はメモリセル1
2を介して充電され、接地レベルから上昇していく。こ
の時このビット線と対をなすビット線においても電位は
ダミーメモリセル14により接地レベルから上昇してい
く。
のソース電極が電源に接続されている場合には、このメ
モリセル12が接続するビット線の電位はメモリセル1
2を介して充電され、接地レベルから上昇していく。こ
の時このビット線と対をなすビット線においても電位は
ダミーメモリセル14により接地レベルから上昇してい
く。
【0020】ここで、ダミーメモリセル14の駆動する
ビット線負荷は2倍であるため、ダミーメモリセル14
によるビット線変化は通常のメモリセル12の充電によ
るビット線電位変化の約1/2となる。このためラッチ
型差動増幅センスアンプ4の入力には電位差が生じる。
ビット線負荷は2倍であるため、ダミーメモリセル14
によるビット線変化は通常のメモリセル12の充電によ
るビット線電位変化の約1/2となる。このためラッチ
型差動増幅センスアンプ4の入力には電位差が生じる。
【0021】この逆の場合で、ワード線WLnにより選
択されたメモリセルのソース電極がフローティングの場
合には、電流パスが存在しないためビット線は接地レベ
ルを保持する。この時もダミーメモリセル14が接続す
るビット線は接地レベルから上昇していくため、ラッチ
型差動増幅センスアンプ4の入力には電位差が生じる。
択されたメモリセルのソース電極がフローティングの場
合には、電流パスが存在しないためビット線は接地レベ
ルを保持する。この時もダミーメモリセル14が接続す
るビット線は接地レベルから上昇していくため、ラッチ
型差動増幅センスアンプ4の入力には電位差が生じる。
【0022】ダミーメモリセル14によるビット線電位
は、通常メモリセル12によるビット線電位と接地電位
の中間のリファレンス電位を作り出している。
は、通常メモリセル12によるビット線電位と接地電位
の中間のリファレンス電位を作り出している。
【0023】次に信号SEが“H”に立上がりラッチ型
差動増幅センスアンプ回路4が活性化され、選択信号C
0L、C0R、C1R立下がりビット線がセンスアンプ
入力から切離され、差動増幅センスアンプ回路4は入力
された微少電位差を増幅する。 またCL0が“H”に
立上がり、カラム選択トランジスタ7を介して増幅され
たセンスアンプ入力N1、N2のデータがデータ線D、
DBに読出される。このデータ線D、DBに読出された
データをメインセンスアンプ10により増幅し、出力バ
ッファ19によりデータを出力する。
差動増幅センスアンプ回路4が活性化され、選択信号C
0L、C0R、C1R立下がりビット線がセンスアンプ
入力から切離され、差動増幅センスアンプ回路4は入力
された微少電位差を増幅する。 またCL0が“H”に
立上がり、カラム選択トランジスタ7を介して増幅され
たセンスアンプ入力N1、N2のデータがデータ線D、
DBに読出される。このデータ線D、DBに読出された
データをメインセンスアンプ10により増幅し、出力バ
ッファ19によりデータを出力する。
【0024】この様に、図7と同様にダミーメモリセル
14を用いてリファレンス電位を作ることにより、シン
グルデータの読出しを差動増幅センスアンプ回路4によ
り行い高速読出しを実現している。選択したメモリセル
のソース電極の電源への接続の有無によりデータ
“0”、“1”が読出されることになる。
14を用いてリファレンス電位を作ることにより、シン
グルデータの読出しを差動増幅センスアンプ回路4によ
り行い高速読出しを実現している。選択したメモリセル
のソース電極の電源への接続の有無によりデータ
“0”、“1”が読出されることになる。
【0025】
【発明が解決しようとする課題】大規模なメモリにおい
ては図5、7の様にメモリセルを複数ロウ、複数カラム
のマトリックス状に配置している。この様にマトリック
ス状に配置されたメモリセルでは、1つのロウワード線
が選択されるとこのワード線に接続するカラム分けされ
た全てのメモリセルが活性化され、各々のメモリセルの
データは各カラムのビット線に読出される。これらのビ
ット線のうち1つを出力回路に選択的に接続し、データ
を出力する。
ては図5、7の様にメモリセルを複数ロウ、複数カラム
のマトリックス状に配置している。この様にマトリック
ス状に配置されたメモリセルでは、1つのロウワード線
が選択されるとこのワード線に接続するカラム分けされ
た全てのメモリセルが活性化され、各々のメモリセルの
データは各カラムのビット線に読出される。これらのビ
ット線のうち1つを出力回路に選択的に接続し、データ
を出力する。
【0026】図5では予め全ビット線をVDDレベルに
プリチャージし、メモリセルおよびダミーメモリセルに
よりこのビット線の電荷を放電し読出しを行っている。
この回路では選択されないカラムのビット線の電荷は、
必要が無いにもかかわらず読出し動作中はメモリセルに
より放電される。次の読出し動作は再度全ビット線をプ
リチャージして行われるたるめ、選択されないカラムの
ビット線においては、ビット線の充放電が不要に行われ
ることになる。
プリチャージし、メモリセルおよびダミーメモリセルに
よりこのビット線の電荷を放電し読出しを行っている。
この回路では選択されないカラムのビット線の電荷は、
必要が無いにもかかわらず読出し動作中はメモリセルに
より放電される。次の読出し動作は再度全ビット線をプ
リチャージして行われるたるめ、選択されないカラムの
ビット線においては、ビット線の充放電が不要に行われ
ることになる。
【0027】“0”読出しが行われる場合には、メモリ
セルとダミーメモリセルの双方でビット線対の放電が行
なわれる.ただしダミーメモリセルによる放電はメモリ
セルの約1/2である。“1”読出しが行なわれる場合
にはダミーメモリセルのみでビット線の放電が行われ
る。
セルとダミーメモリセルの双方でビット線対の放電が行
なわれる.ただしダミーメモリセルによる放電はメモリ
セルの約1/2である。“1”読出しが行なわれる場合
にはダミーメモリセルのみでビット線の放電が行われ
る。
【0028】“0”データを持ったメモリセルと“1”
データを持ったメモリセルが確率的に50%ずつ含まれ
るとすると、ビット線の充放電により消費される電力は
以下の式で求められる。
データを持ったメモリセルが確率的に50%ずつ含まれ
るとすると、ビット線の充放電により消費される電力は
以下の式で求められる。
【0029】C×V×f×(CN/2)×VDD+C×
(V/2)×f×CN×VDD=C×V×f×CN×V
DD(W) ここで、Cはビット線容量(F)、Vは通常メモリセル
の放電によるビット線電位変化(V)、fは動作周波数
(Hz)、CNはカラム総数(個)、VDDは電源電圧
(V)を夫々示す。
(V/2)×f×CN×VDD=C×V×f×CN×V
DD(W) ここで、Cはビット線容量(F)、Vは通常メモリセル
の放電によるビット線電位変化(V)、fは動作周波数
(Hz)、CNはカラム総数(個)、VDDは電源電圧
(V)を夫々示す。
【0030】上記式より、ビット線の充放電による消費
電力はビット線の容量とカラム総数に比例しているが、
大規模メモリにおいてはこのビット線の容量は数pFレ
ベルと大きく、またカラム総数も数百となる。
電力はビット線の容量とカラム総数に比例しているが、
大規模メモリにおいてはこのビット線の容量は数pFレ
ベルと大きく、またカラム総数も数百となる。
【0031】このため全ビット線で充放電による消費電
力が生じている図5の回路では、上記式で求められる消
費電力は数十mWと大きなものになる。このためメモリ
回路全体の消費電力に占めるビット線充放電電力の割合
は約1/3〜1/2となっており、メモリの低消費電力
化の大きな課題となっている。
力が生じている図5の回路では、上記式で求められる消
費電力は数十mWと大きなものになる。このためメモリ
回路全体の消費電力に占めるビット線充放電電力の割合
は約1/3〜1/2となっており、メモリの低消費電力
化の大きな課題となっている。
【0032】図7の回路では、全ビット線を接地レベル
にディスチャージしてからメモリセルによりビット線を
充電することにより読出しを行っている。この場合は選
択されないカラムのビット線が読出し動作中に不要に充
電されることになり、ビット線の充放電に要する電力は
図5の場合と同じ式で表わされる。
にディスチャージしてからメモリセルによりビット線を
充電することにより読出しを行っている。この場合は選
択されないカラムのビット線が読出し動作中に不要に充
電されることになり、ビット線の充放電に要する電力は
図5の場合と同じ式で表わされる。
【0033】この様に従来のシングルデータの読出し回
路では、必要が無いにもかかわらず全ビット線で読出し
動作中に初期電位からの変動が生じ、ビット線の充放電
電力の増加を招いていた。
路では、必要が無いにもかかわらず全ビット線で読出し
動作中に初期電位からの変動が生じ、ビット線の充放電
電力の増加を招いていた。
【0034】本発明の目的は、ビット線の充放電電力の
増加をなくして消費電力を低減することが可能な記憶装
置を提供することである。
増加をなくして消費電力を低減することが可能な記憶装
置を提供することである。
【0035】
【課題を解決するための手段】本発明による記憶装置は
複数のビット線と、一端が第1の基準電位に接続される
か解放状態かにより論理1または0を記憶し他端が前記
ビット線に接続されたトランジスタ素子からなる複数の
メモリセルと、ダミービット線と、前記メモリセルのト
ランジスタ素子とはコンダクタンスが異なり一端が前記
第1の基準電位に接続され他端が前記ダミービット線に
接続されたトランジスタ素子からなる複数のダミーセル
と、前記ビット線の全て及び前記ダミービット線を前記
第1の基準電位にリセットする手段と、このリセット後
に外部指令により選択された1つのビット線とダミービ
ット線とを第2の基準電位に充電する手段と、この充電
後の選択ビット線とダミービット線との電位差を増幅す
る増幅手段とを含むことを特徴とする。
複数のビット線と、一端が第1の基準電位に接続される
か解放状態かにより論理1または0を記憶し他端が前記
ビット線に接続されたトランジスタ素子からなる複数の
メモリセルと、ダミービット線と、前記メモリセルのト
ランジスタ素子とはコンダクタンスが異なり一端が前記
第1の基準電位に接続され他端が前記ダミービット線に
接続されたトランジスタ素子からなる複数のダミーセル
と、前記ビット線の全て及び前記ダミービット線を前記
第1の基準電位にリセットする手段と、このリセット後
に外部指令により選択された1つのビット線とダミービ
ット線とを第2の基準電位に充電する手段と、この充電
後の選択ビット線とダミービット線との電位差を増幅す
る増幅手段とを含むことを特徴とする。
【0036】本発明による他の記憶装置は、複数のビッ
ト線と、第1の基準電位と前記ビット線との間に直列接
続された第1及び第2のトランジスタ素子と、互いに入
出力が接続された一対のインバータからなり前記第1の
トランジスタ素子の制御電極にラッチ出力が接続された
ラッチ手段とからなる複数のメモリセルと、前記第2の
トランジスタ素子の制御電極に接続された複数のワード
線と、ダミービット線と、前記第1の基準電位と前記ダ
ミービット線との間に直列接続された第3及び第4のト
ランジスタ素子からなるダミーセルと、前記第2及び第
4のトランジスタ素子のゲート電極に接続された複数の
ワード線と、前記ビット線の全て及び前記ダミービット
線を前記第1の基準電位にリセットする手段と、このリ
セット後に外部指令により選択された1つのビット線と
ダミービット線とを第2の基準電位に充電する手段と、
この充電後の選択ビット線とダミービット線との電位差
を増幅する増幅手段と、を含むことを特徴とする。
ト線と、第1の基準電位と前記ビット線との間に直列接
続された第1及び第2のトランジスタ素子と、互いに入
出力が接続された一対のインバータからなり前記第1の
トランジスタ素子の制御電極にラッチ出力が接続された
ラッチ手段とからなる複数のメモリセルと、前記第2の
トランジスタ素子の制御電極に接続された複数のワード
線と、ダミービット線と、前記第1の基準電位と前記ダ
ミービット線との間に直列接続された第3及び第4のト
ランジスタ素子からなるダミーセルと、前記第2及び第
4のトランジスタ素子のゲート電極に接続された複数の
ワード線と、前記ビット線の全て及び前記ダミービット
線を前記第1の基準電位にリセットする手段と、このリ
セット後に外部指令により選択された1つのビット線と
ダミービット線とを第2の基準電位に充電する手段と、
この充電後の選択ビット線とダミービット線との電位差
を増幅する増幅手段と、を含むことを特徴とする。
【0037】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【0038】図1は本発明の第1の実施例の回路図であ
り、ROMのメモリセルとその読み出し回路を示してお
り、図7のROMと対応するものである。図1におい
て、メモリセルは2種類あり、その1つは、ソース電極
が接地されドレイン電極がビット線に接続されかつゲー
ト電極がワード線に接続されたNMOSトランジスタ1
からなる。また、他の1つは、ソース電極がフローティ
ングでドレイン電極がビット線に接続されかつゲート電
極がワード線に接続されたNMOSトランジスタ2から
なる。
り、ROMのメモリセルとその読み出し回路を示してお
り、図7のROMと対応するものである。図1におい
て、メモリセルは2種類あり、その1つは、ソース電極
が接地されドレイン電極がビット線に接続されかつゲー
ト電極がワード線に接続されたNMOSトランジスタ1
からなる。また、他の1つは、ソース電極がフローティ
ングでドレイン電極がビット線に接続されかつゲート電
極がワード線に接続されたNMOSトランジスタ2から
なる。
【0039】ダミーメモリセル3は、ソース電極が接地
されドレイン電極がビット線に接続されかつゲート電極
がワード線に接続されており、そのコンダクタンスが通
常のメモリセルの約1/2となっている。
されドレイン電極がビット線に接続されかつゲート電極
がワード線に接続されており、そのコンダクタンスが通
常のメモリセルの約1/2となっている。
【0040】図1の読出し動作を図2のタイミングチャ
ートを用いて説明する。信号RSTが“H”の期間にビ
ット線ディスチャージトランジスタ6を介して全ビット
線B0〜Bn、BDが接地レベルにディスチャージされ
る。信号RSTが“L”レベルに立下がると、このディ
スチャージトランジスタ6はオフする。
ートを用いて説明する。信号RSTが“H”の期間にビ
ット線ディスチャージトランジスタ6を介して全ビット
線B0〜Bn、BDが接地レベルにディスチャージされ
る。信号RSTが“L”レベルに立下がると、このディ
スチャージトランジスタ6はオフする。
【0041】次に、ロウデコーダ9により複数のワード
線WL0〜WLnの中から1つのワード線が選択され
“H”レベルに立上がり、このワード線に接続される全
てのメモリセルとダミーメモリセルがオンする。さらに
選択信号C0が“H”に立上がり、ビット線B0が差動
増幅センスアンプ回路18の入力へと接続され、PCR
が“L”に立下がり、ビット線チャージトランジスタ5
によりビット線B0、ダミービット線BDの1組のビッ
ト線のみがチャージされる。
線WL0〜WLnの中から1つのワード線が選択され
“H”レベルに立上がり、このワード線に接続される全
てのメモリセルとダミーメモリセルがオンする。さらに
選択信号C0が“H”に立上がり、ビット線B0が差動
増幅センスアンプ回路18の入力へと接続され、PCR
が“L”に立下がり、ビット線チャージトランジスタ5
によりビット線B0、ダミービット線BDの1組のビッ
ト線のみがチャージされる。
【0042】このとき選択されたメモリセルのソース電
極が接地されている場合(メモリセル1の場合)には、
ビット線B0の電位はメモリセル1とビット線チャージ
トランジスタ5のコンダクタンスの比により決まる。こ
の時このビット線と対をなすダミービット線BDにおい
ても電位はダミーメモリセル3とビット線チャージトラ
ンジスタ5のコンダクタンスの比により決まる。
極が接地されている場合(メモリセル1の場合)には、
ビット線B0の電位はメモリセル1とビット線チャージ
トランジスタ5のコンダクタンスの比により決まる。こ
の時このビット線と対をなすダミービット線BDにおい
ても電位はダミーメモリセル3とビット線チャージトラ
ンジスタ5のコンダクタンスの比により決まる。
【0043】ここでダミーメモリセル3のコンダクタン
スは通常メモリセル1の1/2であるため、ダミーメモ
リセル3によるダミービット線BDの電位はメモリセル
1によるビット線B0の電位の約2倍となる。このため
差動増幅センスアンプ18の入力D、DDYには電位差
が生じる。
スは通常メモリセル1の1/2であるため、ダミーメモ
リセル3によるダミービット線BDの電位はメモリセル
1によるビット線B0の電位の約2倍となる。このため
差動増幅センスアンプ18の入力D、DDYには電位差
が生じる。
【0044】この逆の場合で選択されたメモリセルのソ
ース電極がフローティングの場合(メモリセル2の場
合)には、電流パスが存在しないためビット線B0はビ
ット線チャージトランジスタ5によりチャージされてい
く。この時もダミーメモリセル3が接続されるダミービ
ット線BDの電位は上記のコンダクタンス比により決ま
る電位となるため、メモリセル2が接続されるビット線
B0の電位よりも低電位となる。このため差動増幅セン
スアンプ18の入力D、DDYには電位差が生じる。
ース電極がフローティングの場合(メモリセル2の場
合)には、電流パスが存在しないためビット線B0はビ
ット線チャージトランジスタ5によりチャージされてい
く。この時もダミーメモリセル3が接続されるダミービ
ット線BDの電位は上記のコンダクタンス比により決ま
る電位となるため、メモリセル2が接続されるビット線
B0の電位よりも低電位となる。このため差動増幅セン
スアンプ18の入力D、DDYには電位差が生じる。
【0045】ダミーメモリセル3によるダミービット線
BDの電位は、通常メモリセルによる“H”ビット線電
位と“L”ビット線電位の中間のリファレンス電位を作
り出している。
BDの電位は、通常メモリセルによる“H”ビット線電
位と“L”ビット線電位の中間のリファレンス電位を作
り出している。
【0046】次に、イネーブル信号SEが“H”に立上
がり差動増幅センスアンプ回路18が活性化され、入力
された微少電位差を増幅し出力バッファ19によりデー
タが出力される。
がり差動増幅センスアンプ回路18が活性化され、入力
された微少電位差を増幅し出力バッファ19によりデー
タが出力される。
【0047】図3は本発明の第2の実施例の回路図であ
り、マルチポートRAMのメモリセルとその読出し専用
ポートの読出し回路を示している。図3において、メモ
リセル15は、マルチポートRAMのメモリセルの一部
を示しており、2つのインバータからなるラッチにより
データが保持され、接地電位とビット線との間で直列に
接続された2つのNMOSからなる読出しポートにおい
て、接地側のNMOSのゲートをこの保持データでコン
トロールしている。
り、マルチポートRAMのメモリセルとその読出し専用
ポートの読出し回路を示している。図3において、メモ
リセル15は、マルチポートRAMのメモリセルの一部
を示しており、2つのインバータからなるラッチにより
データが保持され、接地電位とビット線との間で直列に
接続された2つのNMOSからなる読出しポートにおい
て、接地側のNMOSのゲートをこの保持データでコン
トロールしている。
【0048】ダミーメモリセル16は接地電位とダミー
ビット線BDとの間で直列に接続された2つのNMOS
からなり、そのコンダクタンスはメモリセル15に含ま
れる上記の2つのNMOSの約1/2となっている。
ビット線BDとの間で直列に接続された2つのNMOS
からなり、そのコンダクタンスはメモリセル15に含ま
れる上記の2つのNMOSの約1/2となっている。
【0049】図3の読出し動作を図4のタイミングチャ
ートを用いて説明する。信号RSTが“H”の期間に、
ビット線ディスチャージトランジスタ6を介して全ビッ
ト線が接地レベルにディスチャージされる。信号RST
が“L”レベルに立下がると、このディスチャージトラ
ンジスタ6はオフする。
ートを用いて説明する。信号RSTが“H”の期間に、
ビット線ディスチャージトランジスタ6を介して全ビッ
ト線が接地レベルにディスチャージされる。信号RST
が“L”レベルに立下がると、このディスチャージトラ
ンジスタ6はオフする。
【0050】次に、ロウデコーダ9により複数のワード
線の中から1つのワード線が選択され“H”レベルに立
上がり、このワード線に接続される全てのメモリセルと
ダミーメモリセルとがオンする。さらに選択信号C0が
“H”に立上がり、ビット線B0が差動増幅センスアン
プ回路18の入力へと接続され、PCRが“L”に立下
がり、ビット線チャージトランジスタ5によりビット線
B0、ダミービット線BDの1組のビット線のみがチャ
ージされる。
線の中から1つのワード線が選択され“H”レベルに立
上がり、このワード線に接続される全てのメモリセルと
ダミーメモリセルとがオンする。さらに選択信号C0が
“H”に立上がり、ビット線B0が差動増幅センスアン
プ回路18の入力へと接続され、PCRが“L”に立下
がり、ビット線チャージトランジスタ5によりビット線
B0、ダミービット線BDの1組のビット線のみがチャ
ージされる。
【0051】このとき選択されたメモリセル15の保持
データが“H”の場合には、ビット線B0の電位はメモ
リセル15とビット線チャージトランジスタ5とのコン
ダクタンスの比により決まる。この時このビット線と対
をなすダミービット線BDにおいても電位はダミーメモ
リセル16とビット線チャージトランジスタ5とのコン
ダクタンスの比により決まる。
データが“H”の場合には、ビット線B0の電位はメモ
リセル15とビット線チャージトランジスタ5とのコン
ダクタンスの比により決まる。この時このビット線と対
をなすダミービット線BDにおいても電位はダミーメモ
リセル16とビット線チャージトランジスタ5とのコン
ダクタンスの比により決まる。
【0052】ここでダミーメモリセル16のコンダクタ
ンスは通常メモリセル15の1/2であるため、ダミー
メモリセル16によるダミービット線BDの電位はメモ
リセルによるビット線B0の電位の約2倍となる。この
ため差動増幅センスアンプ18の入力D、DDYには電
位差が生じる。
ンスは通常メモリセル15の1/2であるため、ダミー
メモリセル16によるダミービット線BDの電位はメモ
リセルによるビット線B0の電位の約2倍となる。この
ため差動増幅センスアンプ18の入力D、DDYには電
位差が生じる。
【0053】この逆の場合で選択されたメモリセルの保
持データが“L”の場合には、電流パスが存在しないた
めビット線B0はビット線チャージトランジスタ5によ
りチャージされていく。この時もダミーメモリセル16
が接続するダミービット線BDの電位は上記のコンダク
タンス比により決まる電位となるため、メモリセル15
が接続するビット線B0の電位よりも低電位となる。こ
のため差動増幅センスアンプ18の入力D、DDYには
電位差が生じる。
持データが“L”の場合には、電流パスが存在しないた
めビット線B0はビット線チャージトランジスタ5によ
りチャージされていく。この時もダミーメモリセル16
が接続するダミービット線BDの電位は上記のコンダク
タンス比により決まる電位となるため、メモリセル15
が接続するビット線B0の電位よりも低電位となる。こ
のため差動増幅センスアンプ18の入力D、DDYには
電位差が生じる。
【0054】ダミーメモリセル16によるダミービット
線BDの電位は、通常メモリセルによる“H”ビット線
電位と“L”ビット線電位の中間のリファレンス電位を
作り出している。
線BDの電位は、通常メモリセルによる“H”ビット線
電位と“L”ビット線電位の中間のリファレンス電位を
作り出している。
【0055】次にイネーブル信号SEが“H”に立上が
り差動増幅センスアンプ回路18が活性化され、入力さ
れた微少電位差を増幅しバッファ19によりデータが出
力される。
り差動増幅センスアンプ回路18が活性化され、入力さ
れた微少電位差を増幅しバッファ19によりデータが出
力される。
【0056】図3の様に、本発明はROMのみでなくマ
ルチポートRAMといったシングルデータの読出しを行
うメモリに広く適用できる。
ルチポートRAMといったシングルデータの読出しを行
うメモリに広く適用できる。
【0057】図5は本発明の第3の実施例の回路図であ
り、メモリセルをセンスアンプに対して2分しビット線
を疑似的にダミービット線として用いる大規模ROMに
本発明の回路を適応した例である。
り、メモリセルをセンスアンプに対して2分しビット線
を疑似的にダミービット線として用いる大規模ROMに
本発明の回路を適応した例である。
【0058】図5において、メモリセルはそのソース電
極が接地されドレイン電極がビット線に接続されかつゲ
ート電極がワード線に接続されたNMOSトランジスタ
1と、ソース電極がフローティングでドレイン電極がビ
ット線に接続されかつゲート電極がワード線に接続され
たNMOSトランジスタ2との2種がある。
極が接地されドレイン電極がビット線に接続されかつゲ
ート電極がワード線に接続されたNMOSトランジスタ
1と、ソース電極がフローティングでドレイン電極がビ
ット線に接続されかつゲート電極がワード線に接続され
たNMOSトランジスタ2との2種がある。
【0059】ダミーメモリセル3はソース電極が接地さ
れてドレイン電極かビット線に接続されかつゲート電極
がダミー用ワード線に接続されており、そのコンダクタ
ンスが通常のメモリセルの約1/2となっている。
れてドレイン電極かビット線に接続されかつゲート電極
がダミー用ワード線に接続されており、そのコンダクタ
ンスが通常のメモリセルの約1/2となっている。
【0060】図5の読出し動作を図6のタイミングチャ
ートを用いて説明する。信号RSTが“H”の期間にビ
ット線ディスチャージトランジスタ6を介して全ビット
線が接地レベルにディスチャージされる。信号RSTが
“L”レベルに立下がると、このディスチャージトラン
ジスタ6はオフする。
ートを用いて説明する。信号RSTが“H”の期間にビ
ット線ディスチャージトランジスタ6を介して全ビット
線が接地レベルにディスチャージされる。信号RSTが
“L”レベルに立下がると、このディスチャージトラン
ジスタ6はオフする。
【0061】次にロウデコーダ9により複数のワード線
の中から1つのワード線が選択され“H”レベルに立上
がる。ワード線群はセンスアンプの左右に2分されてい
るが、センスアンプ右のワード線群の中からワード線W
Lmが選択された場合には、センスアンプ左のワード線
群に含まれるダミーワード線DWLLが選択される。セ
ンスアンプ左のワード線WLnが選択された場合には、
センスアンプ右のダミーワード線DWLRが選択され
る。
の中から1つのワード線が選択され“H”レベルに立上
がる。ワード線群はセンスアンプの左右に2分されてい
るが、センスアンプ右のワード線群の中からワード線W
Lmが選択された場合には、センスアンプ左のワード線
群に含まれるダミーワード線DWLLが選択される。セ
ンスアンプ左のワード線WLnが選択された場合には、
センスアンプ右のダミーワード線DWLRが選択され
る。
【0062】図6のタイミングチャートではビット線B
0Lに接続するメモリセルのデータ読出しを示してい
る。
0Lに接続するメモリセルのデータ読出しを示してい
る。
【0063】ワード線WLnが“H”に立上がるとこの
ワード線に接続する全てのメモリセルがオンする。また
ダミーワード線DWLRが“H”に立上がり、このダミ
ーワード線に接続される全てのダミーメモリセルがオン
する。さらに選択信号C0が“H”に立上がり、ペアビ
ット線の一方がラッチ型差動増幅センスアンプ回路4の
入力へと接続される。
ワード線に接続する全てのメモリセルがオンする。また
ダミーワード線DWLRが“H”に立上がり、このダミ
ーワード線に接続される全てのダミーメモリセルがオン
する。さらに選択信号C0が“H”に立上がり、ペアビ
ット線の一方がラッチ型差動増幅センスアンプ回路4の
入力へと接続される。
【0064】またPC0が“L”に立下がり、ビット線
チャージトランジスタ5により全ビット線の中でビット
線B0L、B0Rの1組のビット線のみがチャージされ
る。
チャージトランジスタ5により全ビット線の中でビット
線B0L、B0Rの1組のビット線のみがチャージされ
る。
【0065】このとき選択されたメモリセルのソース電
極が接地されている場合には、このメモリセルが接続さ
れるビット線B0Lの電位はメモリセル1とビット線チ
ャージトランジスタ5とのコンダクタンスの比により決
まる。この時このビット線と対をなすビット線B0Rに
おいても、電位はダミーメモリセル3とビット線チャー
ジトランジスタ5とのコンダクタンスの比により決ま
る。
極が接地されている場合には、このメモリセルが接続さ
れるビット線B0Lの電位はメモリセル1とビット線チ
ャージトランジスタ5とのコンダクタンスの比により決
まる。この時このビット線と対をなすビット線B0Rに
おいても、電位はダミーメモリセル3とビット線チャー
ジトランジスタ5とのコンダクタンスの比により決ま
る。
【0066】ここでダミーメモリセル3のコンダクタン
スは通常メモリセルの1/2であるため、ダミーメモリ
セル3によるビット線B0Rの電位は通常のメモリセル
1によるビット線B0Lの電位の約2倍となる。このた
めラッチ型差動増幅センスアンプ4の入力には電位差が
生じる。
スは通常メモリセルの1/2であるため、ダミーメモリ
セル3によるビット線B0Rの電位は通常のメモリセル
1によるビット線B0Lの電位の約2倍となる。このた
めラッチ型差動増幅センスアンプ4の入力には電位差が
生じる。
【0067】この逆の場合で選択されたメモリセルのソ
ース電極がフローティングの場合には、電流パスが存在
しないためビット線B0Lはビット線チャージトランジ
スタ5によりチャージされていく。この時もダミーメモ
リセル3が接続されるビット線B0Rの電位は上記のコ
ンダクタンス比により決まる電位となるため、メモリセ
ルが接続されるビット線B0Lの電位よりも低電位とな
る。このため、ラッチ型差動増幅センスアンプ4の入力
には電位差が生じる。
ース電極がフローティングの場合には、電流パスが存在
しないためビット線B0Lはビット線チャージトランジ
スタ5によりチャージされていく。この時もダミーメモ
リセル3が接続されるビット線B0Rの電位は上記のコ
ンダクタンス比により決まる電位となるため、メモリセ
ルが接続されるビット線B0Lの電位よりも低電位とな
る。このため、ラッチ型差動増幅センスアンプ4の入力
には電位差が生じる。
【0068】ダミーメモリセルによるビット線電位は、
通常メモリセルによる“H”ビット線電位と“L”ビッ
ト線電位の中間のリファレンス電位を作り出している。
通常メモリセルによる“H”ビット線電位と“L”ビッ
ト線電位の中間のリファレンス電位を作り出している。
【0069】次に信号PC0が“L”に立上がり信号S
E0が“H”に立上がってラッチ型差動増幅センスアン
プ回路4が活性化され、選択信号C0が立上がりビット
線がセンスアンプ入力から切離され、差動増幅センスア
ンプ回路4はN1、N2に入力された微少電位差を増幅
する。
E0が“H”に立上がってラッチ型差動増幅センスアン
プ回路4が活性化され、選択信号C0が立上がりビット
線がセンスアンプ入力から切離され、差動増幅センスア
ンプ回路4はN1、N2に入力された微少電位差を増幅
する。
【0070】また、CL0が“H”に立上がり、カラム
選択トランジスタ7を介して増幅されたセンスアンプ入
力N1、N2のデータがデータ線D、DBに読出され
る。このデータ線D、DBに読出されたデータをメイン
センスアンプ10により増幅し出力バッファ19により
データを出力する。
選択トランジスタ7を介して増幅されたセンスアンプ入
力N1、N2のデータがデータ線D、DBに読出され
る。このデータ線D、DBに読出されたデータをメイン
センスアンプ10により増幅し出力バッファ19により
データを出力する。
【0071】信号PC0、CL0、SE0は読出しを行
うカラムに対してのみ回路を活性化している。選択され
たメモリセルのソース電極の接地の有無によりデータ
“0”、“1”が読出される。
うカラムに対してのみ回路を活性化している。選択され
たメモリセルのソース電極の接地の有無によりデータ
“0”、“1”が読出される。
【0072】尚、上記各実施例においては、電源電位や
トランジスタ素子の導電型を全て図示とは逆の極性とす
ることができ、この場合も全く同様の作用効果がある。
トランジスタ素子の導電型を全て図示とは逆の極性とす
ることができ、この場合も全く同様の作用効果がある。
【0073】
【発明の効果】本発明によれば、ビット線及びダミービ
ット線の全てを読出し直前に、各メモリセルが接続され
た基準電位(各実施例では接地電位)にリセットし、外
部からのアドレスにより選択された1つのビット線及び
ダミービット線のみを他の基準電位(各実施例では高電
源電位)へチャージアップするようにしているので、従
来技術の如く、全てのビット線の充放電を行う必要がな
く、低消費電力の効果がある。
ット線の全てを読出し直前に、各メモリセルが接続され
た基準電位(各実施例では接地電位)にリセットし、外
部からのアドレスにより選択された1つのビット線及び
ダミービット線のみを他の基準電位(各実施例では高電
源電位)へチャージアップするようにしているので、従
来技術の如く、全てのビット線の充放電を行う必要がな
く、低消費電力の効果がある。
【0074】本発明における消費電力は主にメモリセル
及びダミーメモリセルとビット線チャージ用トランジス
タを介して流れる貫通電流として消費される。
及びダミーメモリセルとビット線チャージ用トランジス
タを介して流れる貫通電流として消費される。
【0075】従来回路ではビット線の充放電に要する総
消費電力は、 C×V×f×CN×VDD(W) で表されることを示したが、本発明では、ビット線チャ
ージトランジスタとメモリセルを介して貫通電流が流れ
るため、上式では、C×Vで表される1ビット線当りの
消費電流は2〜3倍となる。
消費電力は、 C×V×f×CN×VDD(W) で表されることを示したが、本発明では、ビット線チャ
ージトランジスタとメモリセルを介して貫通電流が流れ
るため、上式では、C×Vで表される1ビット線当りの
消費電流は2〜3倍となる。
【0076】しかしながら、この電流が消費されるの
は、1列のビット線のみであり、上式のカラム総数を示
すCNは1となる。従って、ビット線の充放電に要する
消費電力は2/CN〜3/CNに削減され、メモリ全体
では、極めて大きな低消費電力化が図れるのである。
は、1列のビット線のみであり、上式のカラム総数を示
すCNは1となる。従って、ビット線の充放電に要する
消費電力は2/CN〜3/CNに削減され、メモリ全体
では、極めて大きな低消費電力化が図れるのである。
【0077】また、本発明では、ダミーメモリセルを用
いて差動増幅回路によるデータ読出しを行っているの
で、従来に比し、読出しの高速性は損われない。よっ
て、本回路を用いることにより、高速でかつ低消費電力
のROM、マルチポートRAM等の半導体記憶装置が実
現できることになる。
いて差動増幅回路によるデータ読出しを行っているの
で、従来に比し、読出しの高速性は損われない。よっ
て、本回路を用いることにより、高速でかつ低消費電力
のROM、マルチポートRAM等の半導体記憶装置が実
現できることになる。
【図1】本発明の第1の実施例の回路図である。
【図2】第1の実施例の動作タイミングチャートであ
る。
る。
【図3】本発明の第2の実施例の回路図である。
【図4】第2の実施例の動作タイミングチャートであ
る。
る。
【図5】本発明の第3の実施例の回路図である。
【図6】第3の実施例の動作タイミングチャートであ
る。
る。
【図7】従来回路例を示す図である。
【図8】従来回路例の動作タイミングチャートである。
【図9】第2の従来回路例を示す図である。
【図10】第2の従来回路例の動作タイミングチャート
である。
である。
1,12 コード“1”のメモリセル 2,13 コード“0”のメモリセル 3,14,16 ダミーメモリセル 4,18 ラッチ型差動増幅センスアンプ 5 ビット線チャージトランジスタ 6 ビット線ディスチャージトランジスタ 7 カラム選択トランジスタ 8 ペアカラム選択トランジスタ 9 ロウデコーダ 10 メインセンスアンプ 11 ビット線プリチャージトランジスタ 15 マルチポートRAMメモリセル 19 出力バッファ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 G11C 16/06 G11C 11/40 B 6866−5L 17/00 520 C
Claims (4)
- 【請求項1】 複数のビット線と、一端が第1の基準電
位に接続されるか解放状態かにより論理1または0を記
憶し他端が前記ビット線に接続されたトランジスタ素子
からなる複数のメモリセルと、ダミービット線と、前記
メモリセルのトランジスタ素子とはコンダクタンスが異
なり一端が前記第1の基準電位に接続され他端が前記ダ
ミービット線に接続されたトランジスタ素子からなる複
数のダミーセルと、前記ビット線の全て及び前記ダミー
ビット線を前記第1の基準電位にリセットする手段と、
このリセット後に外部指令により選択された1つのビッ
ト線とダミービット線とを第2の基準電位に充電する手
段と、この充電後の選択ビット線とダミービット線との
電位差を増幅する増幅手段とを含むことを特徴とする記
憶装置。 - 【請求項2】 前記ダミーセルのトランジスタ素子の相
互コンダヘクタンスが前記メモリセルのトランジスタ素
子のそれの略半分に設定されていることを特徴とする請
求項1記載の記憶装置。 - 【請求項3】 複数のビット線と、 第1の基準電位と前記ビット線との間に直列接続された
第1及び第2のトランジスタ素子と、互いに入出力が接
続された一対のインバータからなり前記第1のトランジ
スタ素子の制御電極にラッチ出力が接続されたラッチ手
段とからなる複数のメモリセルと、 前記第2のトランジスタ素子の制御電極に接続された複
数のワード線と、 ダミービット線と、 前記第1の基準電位と前記ダミービット線との間に直列
接続された第3及び第4のトランジスタ素子からなるダ
ミーセルと、 前記第2及び第4のトランジスタ素子のゲート電極に接
続された複数のワード線と、 前記ビット線の全て及び前記ダミービット線を前記第1
の基準電位にリセットする手段と、 このリセット後に外部指令により選択された1つのビッ
ト線とダミービット線とを第2の基準電位に充電する手
段と、 この充電後の選択ビット線とダミービット線との電位差
を増幅する増幅手段と、 を含むことを特徴とする記憶
装置。 - 【請求項4】 前記ダミーセルのトランジスタ素子の相
互コンダクタンスが前記メモリセルのトランジスタ素子
のそれの略半分に設定されていることを特徴とする請求
項3記載の記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24882493A JPH0778489A (ja) | 1993-09-08 | 1993-09-08 | 記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24882493A JPH0778489A (ja) | 1993-09-08 | 1993-09-08 | 記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0778489A true JPH0778489A (ja) | 1995-03-20 |
Family
ID=17183970
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24882493A Pending JPH0778489A (ja) | 1993-09-08 | 1993-09-08 | 記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0778489A (ja) |
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