JPS5969960A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
- Publication number
- JPS5969960A JPS5969960A JP18090582A JP18090582A JPS5969960A JP S5969960 A JPS5969960 A JP S5969960A JP 18090582 A JP18090582 A JP 18090582A JP 18090582 A JP18090582 A JP 18090582A JP S5969960 A JPS5969960 A JP S5969960A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- emitter
- integrated circuit
- conductivity type
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はパイポーラ集積回路に適する半導体集積回路の
製造方法に関する。
製造方法に関する。
近年半導体集積回路の進歩は著しく、微細加工技術，イ
オン注入技術，浅い拡散技術，ドライエッチング技術，
選択酸化技術，絶縁物理め込み技術等がこれに大きく寄
与している。この中でバイポーラ型集積回路牛ＪにＥＣ
Ｌ（Ｅｍｉ ｔｔｅｒＣｏｕｐｌｅｄ Ｌｏｇ＋ｃ）
、Ｉ Ｌ（Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅｃｔｉｏ
ｎＬｏｇ＋ｃ）にとって高集積度化、高速度化をはかる
のに選択酸化技術ないし絶縁物理め込み技術。
オン注入技術，浅い拡散技術，ドライエッチング技術，
選択酸化技術，絶縁物理め込み技術等がこれに大きく寄
与している。この中でバイポーラ型集積回路牛ＪにＥＣ
Ｌ（Ｅｍｉ ｔｔｅｒＣｏｕｐｌｅｄ Ｌｏｇ＋ｃ）
、Ｉ Ｌ（Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅｃｔｉｏ
ｎＬｏｇ＋ｃ）にとって高集積度化、高速度化をはかる
のに選択酸化技術ないし絶縁物理め込み技術。
浅い引ム散技術は必要欠くべからざる技術である。
上記選択酸化技術ないし絶縁物理め込み技術は、素子の
微細化、縮少化、寄生容部の低減化をもたらす。
微細化、縮少化、寄生容部の低減化をもたらす。
例えば上記技術の中で、選択酸化技術を使用［−だバイ
ポーラ集積回路を考えてみる。第１図はＮＰＮ型トラン
ジスタの断面図１であり、Ｊ妊Ｐ−型シリコン基板、２
はＮ型埋め込み層、３は積Ｉメエビタキシャル層、４は
選択酸化によるシリコン酸化膜、５はＰ〕す活性ベース
層、６は浅いエミッタ層、７はＮ型多結晶シリコン膜（
ドープトポリシリコン）である。
ポーラ集積回路を考えてみる。第１図はＮＰＮ型トラン
ジスタの断面図１であり、Ｊ妊Ｐ−型シリコン基板、２
はＮ型埋め込み層、３は積Ｉメエビタキシャル層、４は
選択酸化によるシリコン酸化膜、５はＰ〕す活性ベース
層、６は浅いエミッタ層、７はＮ型多結晶シリコン膜（
ドープトポリシリコン）である。
第１図の場合、集積度を向上させるために酸化膜４をマ
スクにエミッタ開口する（アイソプラナ■といわれる）
と、図の如くベース層５のはじの酸化膜４が後退し、ポ
リシリコンＪ！、７でエミツタ層６を形成した場合、Ａ
の部分と比較してＢの部分のベース幅が狭くなり、ＮＰ
Ｎ ）ランノスタのコレクタ、エミッタ間がリーク、或
いは最悪の場合ショートしてしまうものであった。更に
グランド部やバイアＪ？−ラトランソスタのコレクタ層
にＮディープ拡散層がある場合には、熱酸化によりペー
ス層上よりも厚く酷゛化肋゛ が形成されているので、
よシペース層のけしの酸化膜４が後退して更に悪化する
し、酸化月中４とエピタキシャル層３との境界伺近でＮ
＋エミッタ異常拡散が発生しても同様にエレクタ、エミ
ッタ間がリーク或いはショートしてし１う。またＩ２Ｌ
を高性能化させるために徴に１１［化すると、それにつ
れてベース幅を狭くするかベース濃度を薄くする必要を
生ずる。との場合もエミッタ拡散が進行し、同様にコレ
クタ、エミ、り間がリークまたはショートしやすいもの
であった。
スクにエミッタ開口する（アイソプラナ■といわれる）
と、図の如くベース層５のはじの酸化膜４が後退し、ポ
リシリコンＪ！、７でエミツタ層６を形成した場合、Ａ
の部分と比較してＢの部分のベース幅が狭くなり、ＮＰ
Ｎ ）ランノスタのコレクタ、エミッタ間がリーク、或
いは最悪の場合ショートしてしまうものであった。更に
グランド部やバイアＪ？−ラトランソスタのコレクタ層
にＮディープ拡散層がある場合には、熱酸化によりペー
ス層上よりも厚く酷゛化肋゛ が形成されているので、
よシペース層のけしの酸化膜４が後退して更に悪化する
し、酸化月中４とエピタキシャル層３との境界伺近でＮ
＋エミッタ異常拡散が発生しても同様にエレクタ、エミ
ッタ間がリーク或いはショートしてし１う。またＩ２Ｌ
を高性能化させるために徴に１１［化すると、それにつ
れてベース幅を狭くするかベース濃度を薄くする必要を
生ずる。との場合もエミッタ拡散が進行し、同様にコレ
クタ、エミ、り間がリークまたはショートしやすいもの
であった。
本発明は上記実情に鑑みてなされたもので、前記エミッ
タ開口時におけるベース周辺でのベース幅を狭くするこ
となく、コレクタ、エミッタ間のリーク捷たけショート
を防止することができる半導体集積回路の製造方法を提
供しようとするものである。
タ開口時におけるベース周辺でのベース幅を狭くするこ
となく、コレクタ、エミッタ間のリーク捷たけショート
を防止することができる半導体集積回路の製造方法を提
供しようとするものである。
即ち本発明は、半導体層上の不活性領域に厚い銹丑ｊ′
体層を形成し、前記半導体層上の活性領域には比較的薄
い誘電、体層を形成する工程と、この活性領域上の薄い
誘電体層の一部をエツチング除去し、活性領域に逆導電
型の不純物層を形成してから、エツチング開口した部分
に前記半導体層と同じ導■型の浅い高濃度層を形成すＺ
、工程とを具備すること（Ｃより、前記厚い誘電体をマ
スクにしてエミッタ開口する場合、このエミッタ開口す
る部分からベース及びエミッタを形成し、以って上記ベ
ース２エミツタ部分が轡くならないようにしたものであ
る。
体層を形成し、前記半導体層上の活性領域には比較的薄
い誘電、体層を形成する工程と、この活性領域上の薄い
誘電体層の一部をエツチング除去し、活性領域に逆導電
型の不純物層を形成してから、エツチング開口した部分
に前記半導体層と同じ導■型の浅い高濃度層を形成すＺ
、工程とを具備すること（Ｃより、前記厚い誘電体をマ
スクにしてエミッタ開口する場合、このエミッタ開口す
る部分からベース及びエミッタを形成し、以って上記ベ
ース２エミツタ部分が轡くならないようにしたものであ
る。
以下図面を参照して本発明の一実施例を説明する。甘ず
第２図（ａ）に示す如＜ｐｎｖシリコン基板１１上に、
Ａｓの選択拡散はよ月抄埋め込み層１２を形成し、更に
厚さ略２μのＮ型エピタキシャル層１３を成長させてか
ら、Ｎディープ層１４を形成する。次に薄い熱酸化膜１
５をエピタキシャル１３上に３００λ形成し、更に連続
的に厚さ１００ＯＸのシリコン窒化膜１６を減圧ＣＶＤ
法により形成し、活性領域以外の部分のこれらの膜をエ
ツチング除去してから、シリコン窒化膜１６をマスクに
ＫＯＨとイソゾロビルアルコールによる異方性エツチン
グを０８μ実施する。との場合斜めのエツチング面は（
１１１）。
第２図（ａ）に示す如＜ｐｎｖシリコン基板１１上に、
Ａｓの選択拡散はよ月抄埋め込み層１２を形成し、更に
厚さ略２μのＮ型エピタキシャル層１３を成長させてか
ら、Ｎディープ層１４を形成する。次に薄い熱酸化膜１
５をエピタキシャル１３上に３００λ形成し、更に連続
的に厚さ１００ＯＸのシリコン窒化膜１６を減圧ＣＶＤ
法により形成し、活性領域以外の部分のこれらの膜をエ
ツチング除去してから、シリコン窒化膜１６をマスクに
ＫＯＨとイソゾロビルアルコールによる異方性エツチン
グを０８μ実施する。との場合斜めのエツチング面は（
１１１）。
底面は（１１０’）方位である。その後エツチング開口
の一部分にＰアイソレーション膜１７を形成する。
の一部分にＰアイソレーション膜１７を形成する。
次に第２図（ｂ）に示すように、高圧１０００℃の水素
燃焼酸化により厚さ１６μのシリコン酸化膜１８を形成
した。その後シリコン窒化膜１６と薄いシリコン酸化膜
１５をエツチング除去してから、クリーンな熱酸化膜１
９を、用度エピタキシャル層１３上に１０００℃ドライ
０２酸化にて略５００．１ Ｎ計ディーグ層１４上に略
８００Ｘ形成した。
燃焼酸化により厚さ１６μのシリコン酸化膜１８を形成
した。その後シリコン窒化膜１６と薄いシリコン酸化膜
１５をエツチング除去してから、クリーンな熱酸化膜１
９を、用度エピタキシャル層１３上に１０００℃ドライ
０２酸化にて略５００．１ Ｎ計ディーグ層１４上に略
８００Ｘ形成した。
次に第２図（ｃ）に示すように、薄いシリコン酸化膜１
９を通してＰ外部ベース層２０をポロンのそオンインプ
ランテーションにより形成する。
９を通してＰ外部ベース層２０をポロンのそオンインプ
ランテーションにより形成する。
これにより形成されるイオン注入層は、その活性化をは
かるために高温アニール処理を含むことは勿論である。
かるために高温アニール処理を含むことは勿論である。
それからエミッタ開口するために、エピタキシャル層１
３上と耐ディープ層１４土の酸化膜１９を、フィールド
部の厚いシリコン酸化膜１８をマスクにしてエツチング
除去する。勿論厚いシリコン酸化膜１８の存在しない部
分のマスクにはレジストを用いている。
３上と耐ディープ層１４土の酸化膜１９を、フィールド
部の厚いシリコン酸化膜１８をマスクにしてエツチング
除去する。勿論厚いシリコン酸化膜１８の存在しない部
分のマスクにはレジストを用いている。
この場合ゲート領域近くのフィールド部のシリコン酸化
膜１８が後退し、斜め方向を有するエピタキシャル層（
Ｃの部分）１３が露出する。
膜１８が後退し、斜め方向を有するエピタキシャル層（
Ｃの部分）１３が露出する。
次に第２図（ｄ）に示す如くボロンのイオンインプラン
テーションにより、比較的濃度の薄い浅いＰ−ベース層
２１を形成してから、濃度ｌＸｌ０”謡−３で厚さ略２
０００Ｘの砒素ドープの多結晶シリコン膜２２を堆積し
、ドライエツチング技術を用いてエミッタ領域、コレク
タ領域、グランド領域のみこれを残置せしめた。
テーションにより、比較的濃度の薄い浅いＰ−ベース層
２１を形成してから、濃度ｌＸｌ０”謡−３で厚さ略２
０００Ｘの砒素ドープの多結晶シリコン膜２２を堆積し
、ドライエツチング技術を用いてエミッタ領域、コレク
タ領域、グランド領域のみこれを残置せしめた。
引きつづき第２図（ｅ）に示されるように、全面にＣＶ
Ｄ膜及びＰＳＧ膜２３を連続的に堆積せしめ、隣ケゞツ
タ処理及び１０００℃にてエミッタ拡散を実施して浅い
Ｎ＋エミッタ層２４を形成した。
Ｄ膜及びＰＳＧ膜２３を連続的に堆積せしめ、隣ケゞツ
タ処理及び１０００℃にてエミッタ拡散を実施して浅い
Ｎ＋エミッタ層２４を形成した。
また外部ペース層２０上及びエミッタ部、コレクタ部（
グランド部）上の絶縁膜２３をエツチングしてコン・タ
クト孔を開口した後、Ａａ配Ｉ％！２５を形成してバイ
ポーラ集積回路を製造した。
グランド部）上の絶縁膜２３をエツチングしてコン・タ
クト孔を開口した後、Ａａ配Ｉ％！２５を形成してバイ
ポーラ集積回路を製造した。
上記の如くバイポーラトランジスタを形成すると、選択
酸化で形成した厚ｌ／−１酸イヒ膜１８をマスクとして
エミッタ開口する場合、該厚い酸化ＩＩｅが第２図（ｃ
）のＣの部分が露出するが、上記エミッタ開口部を利用
［７てベース層２１．エミツタ層２４を形成するからペ
ース幅が全体的に一定化でき、従ってエミッタ、コレク
タ間のリーク或いはショートを防止できる。本方法を■
２ Ｌに適用すれば、上記厚い酸化膜をマスクにするか
ら、Ｓｃ／Ｓｎ （ＳｃはコレクタｌＴ１１積、ＳＢは
ペース面積）が大となって逆方向輻流増幅率βｕｐが大
にできる。また製造プロセスも何ら工程増加がなく、実
施が容易である。
酸化で形成した厚ｌ／−１酸イヒ膜１８をマスクとして
エミッタ開口する場合、該厚い酸化ＩＩｅが第２図（ｃ
）のＣの部分が露出するが、上記エミッタ開口部を利用
［７てベース層２１．エミツタ層２４を形成するからペ
ース幅が全体的に一定化でき、従ってエミッタ、コレク
タ間のリーク或いはショートを防止できる。本方法を■
２ Ｌに適用すれば、上記厚い酸化膜をマスクにするか
ら、Ｓｃ／Ｓｎ （ＳｃはコレクタｌＴ１１積、ＳＢは
ペース面積）が大となって逆方向輻流増幅率βｕｐが大
にできる。また製造プロセスも何ら工程増加がなく、実
施が容易である。
なお本発明は上記実施例のみに限られることなく、種々
の応用が可能である。例えば実施例では、フィールド部
にノリい選択酸化膜を採用しているが、ＲＩＥ （Ｒｅ
ａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ） 技術な
どを使用した絶縁物理め込みでも可能である。
の応用が可能である。例えば実施例では、フィールド部
にノリい選択酸化膜を採用しているが、ＲＩＥ （Ｒｅ
ａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ） 技術な
どを使用した絶縁物理め込みでも可能である。
以上説明した如く本発明によれば、バイポーラ集積回路
の層間リークないしショートが防止できるため、高歩留
化された半導体集積回路が提供できるものである。
の層間リークないしショートが防止できるため、高歩留
化された半導体集積回路が提供できるものである。
第１図は従来のバイポーラ集積回路の断面図。
第２図（ａ）ないしくｅ）は本発明の実施例の製造工程
を示す集積回路断面図である。 １１・・・Ｐ−型基板、１２・・・耐型埋め込み層、１
３・・・Ｎ型エピタキシャル層、１６川シリコン窒化膜
、１８・・・シリコン酸化膜、１９シリコン酸化膜、２
０．２１− ベース層、２２・・・耐多結晶シリコン月
必、２４・・・エミツタ層、２５・・・Ａ／ｌｔ′。 ＆ＩＯ
を示す集積回路断面図である。 １１・・・Ｐ−型基板、１２・・・耐型埋め込み層、１
３・・・Ｎ型エピタキシャル層、１６川シリコン窒化膜
、１８・・・シリコン酸化膜、１９シリコン酸化膜、２
０．２１− ベース層、２２・・・耐多結晶シリコン月
必、２４・・・エミツタ層、２５・・・Ａ／ｌｔ′。 ＆ＩＯ
Claims (4)
- （１）第１導電型半導体層上の不活性領域に厚い誘電体
層を形成し、前記半導体層上の活性領域に比較的薄い誘
電体層を形成する工程と、前記活性領域上の薄い誘電体
層の一部にエツチング開口部を設は該開口部から前記活
性領域に第２導電型の不純物層を形成する工程と、前記
エツチング開口部から前記不純物層に第１導電型不純物
の浅い高濃度層を形成する工程とを具備したことを特徴
とする半導体集積回路の製造方法０ - （２）前記活性領域上の薄い誘電体層の一部をエツチン
グ除去する時に前記不活性領域上の厚い絶縁膜をマスク
に使用することを特徴とする特許請求の範囲第１項に記
載の半導体集積回路の製造方法。 - （３）前記第２導電型不純物層を形成したエツチング開
口部に、第１導電型不純物を含む多結晶シリコン層を設
け、該層からの拡散で前貴己１２導電型不純物層に第１
導電型不純物の浅い高濃度層を形成し、前記多結晶シリ
コン層を電極数シ出し配線に使用することを特徴とする
％’ｆ７ｆ請求の範囲第１項または第２項に記載の半導
体集積回路の製造方法。 - （４）前記第２導電型不純物層はベースで、前記第′１
導軍型高濃度層はエミッタであることを特徴とする特許
請求の範囲第１項に記載の半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18090582A JPS5969960A (ja) | 1982-10-15 | 1982-10-15 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18090582A JPS5969960A (ja) | 1982-10-15 | 1982-10-15 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5969960A true JPS5969960A (ja) | 1984-04-20 |
Family
ID=16091352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18090582A Pending JPS5969960A (ja) | 1982-10-15 | 1982-10-15 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5969960A (ja) |
-
1982
- 1982-10-15 JP JP18090582A patent/JPS5969960A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2889137B2 (ja) | 低漏洩基板プレート・トレンチｄｒａｍセルを製作する方法及びそれにより形成されるデバイス | |
| US4160991A (en) | High performance bipolar device and method for making same | |
| US4236294A (en) | High performance bipolar device and method for making same | |
| JPH05347383A (ja) | 集積回路の製法 | |
| JPS6252963A (ja) | バイポ−ラトランジスタの製造方法 | |
| JPH0241170B2 (ja) | ||
| US3967364A (en) | Method of manufacturing semiconductor devices | |
| JPS5969960A (ja) | 半導体集積回路の製造方法 | |
| JPS60241261A (ja) | 半導体装置およびその製造方法 | |
| JP2633559B2 (ja) | バイポーラ―ｃｍｏｓ半導体装置の製造方法 | |
| JPS6140057A (ja) | 半導体装置及びその製造方法 | |
| JP2633411B2 (ja) | 半導体装置の製造方法 | |
| JPH0722431A (ja) | バイポ−ラトランジスタの製造方法 | |
| JPS58206158A (ja) | 半導体装置の製造方法 | |
| JP3175873B2 (ja) | 半導体装置の製造方法 | |
| JPS63237471A (ja) | 半導体装置及びその製造方法 | |
| KR900000991B1 (ko) | 다이나믹 랜덤 액세스 메모리 셀의 제조방법 | |
| JP2830089B2 (ja) | 半導体集積回路の製造方法 | |
| JP3216716B2 (ja) | 半導体装置の製造方法 | |
| JP2637463B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH0629304A (ja) | 半導体装置およびその製造方法 | |
| JPS63300564A (ja) | 半導体装置の製造方法 | |
| JPS6286753A (ja) | 半導体装置の製造方法 | |
| JPS5969946A (ja) | 半導体集積回路及びその製造方法 | |
| JPS5932067B2 (ja) | 半導体装置 |