JPH0629304A

JPH0629304A - 半導体装置およびその製造方法

Info

Publication number: JPH0629304A
Application number: JP17963592A
Authority: JP
Inventors: Shinji Nishiura; 信二西浦
Original assignee: Matsushita Electronics Corp
Current assignee: Panasonic Holdings Corp
Priority date: 1992-07-07
Filing date: 1992-07-07
Publication date: 1994-02-04

Abstract

(57)【要約】【目的】エミッタ幅がサブミクロンレベルの微細バイ
ポーラトランジスタの製造を可能とする。【構成】エミッタ層３２と外部ベース層２９との間の
距離を決定する多結晶シリコンサイドウォール膜２８に
不純物を導入した後に、エミッタ層形成の熱処理を行な
う。多結晶シリコンエミッタ電極３１と多結晶シリコン
サイドウォール膜からエミッタ層形成に必要な不純物を
供給できるため、エミッタ幅がサブミクロンレベルまで
微細化しても安定にエミッタ層を形成できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特に微細かつ浅い接合を有する超高速
バイポーラトランジスタであって、サブミクロンレベル
のエミッタ幅を有する極微細バイポーラトランジスタと
その製造方法に関するものである。

【０００２】

【従来の技術】バイポーラ集積回路の高速化、低消費電
力化、高集積化を図るためには、バイポーラトランジス
タの縦方向および横方向の縮小を同時に行うことが必要
である。

【０００３】縦方向には、エミッタ層、ベース層を浅く
することで実現される。これによって、キャリアの走行
時間を短縮できる。また、横方向はトランジスタを小型
化することによって、寄生容量を減らすことができる。

【０００４】従来、浅いエミッタ層とベース層との接合
の形成は、エミッタ電極となる多結晶シリコンから固相
拡散を行い形成する多結晶シリコンエミッタ技術が用い
られている。また寄生容量の低減には、ベース層とエミ
ッタ層を自己整合的に形成する２層多結晶シリコン自己
整合技術が用いられている。これらの技術により、現
在、エミッタ層幅がサブミクロンのオーダーで、遮断周
波数が１０ＧＨｚ以上の性能を持つ超高速バイポーラト
ランジスタが実現している。

【０００５】従来のバイポーラトランジスタの構成を図
８に示す。図において、１はｎ型シリコン基板、２は素
子分離ＬＯＣＯＳ膜、３はｐ型真性ベース層、４はｐ⁺
型外部ベース層、５はｎ⁺型エミッタ層である。６は外
部ベース層４の拡散源兼ベース引出し電極となるｐ型に
ドープされた第１の多結晶シリコン膜、７は外部ベース
層４とエミッタ層５間距離を決定する第３の多結晶シリ
コンから成るサイドウォール膜、８はエミッタ層拡散源
兼エミッタ電極となるｎ型にドープされた第２の多結晶
シリコン膜である。９、１０はシリコン酸化膜で、この
酸化膜によって多結晶シリコンエミッタ電極８と多結晶
シリコンベース引出し電極６を電気的に分離している。

【０００６】ここでエミッタ層５は、多結晶シリコンエ
ミッタ電極８にｎ型の不純物となる砒素をイオン注入法
によりドープした後、熱処理によって砒素をｐ型真性ベ
ース層３中に浅く拡散させて形成する。

【０００７】ところが、このような方法では、特開平２
−５８２３０号公報にも示されているように、エミッタ
層幅が０.８μｍ程度までは、高い電流増幅率と遮断周
波数が得られる。しかし、エミッタ層幅がこれ以下にな
ると、これらの性能が大きく低下する。このことを図９
を用いて説明する。エミッタ層開口幅が狭くなるとエミ
ッタ層開口部に堆積される多結晶シリコン膜８の膜厚ｔ
2が、所望の膜厚ｔ1より厚くなる。また多結晶シリコン
エミッタ電極８の体積（Ｖ1）と多結晶シリコンサイド
ウォール膜７の体積（Ｖ2）との比（Ｖ2／Ｖ1）が増加
する。たとえば、エミッタ層開口幅が０.４μｍ程度の
場合には、０.８μｍのエミッタ層幅の場合に比べ、ｔ2
／ｔ1＝１.５〜２倍程度になり、体積比Ｖ2／Ｖ1は約１
０％大きくなる。このような形状の多結晶シリコンエミ
ッタ電極８に、図８に示した大きなエミッタ層幅と、同
条件でｎ型の不純物をイオン注入すると、エミッタ層開
口部の多結晶シリコン膜中の不純物濃度は減少してしま
う。このため、熱処理を施しても、体積比Ｖ2／Ｖ1が増
加しているため、多結晶シリコンエミッタ電極８中から
多結晶シリコンサイドウォール膜７に拡散するｎ型不純
物の比率が大きくなってしまう。このため、図９に示す
ように、多結晶シリコンエミッタ電極８から真性ベース
層３中に拡散する不純物量が減少する。これによって所
定のエミッタ拡散深さ、不純物濃度が得られない。一
方、真性ベース層３はイオン注入により直接ｎ型シリコ
ン基板１表面に形成する。このため、拡散深さおよび不
純物濃度はエミッタ層開口幅に依存せず一定になる。し
たがって、図９のトランジスタでは、図８に比べベース
ガンメル数が増大し、また実効的なベース層幅が大きく
なる。このために、電流増幅率および遮断周波数が低下
する。さらに、多結晶シリコンエミッタ電極８中の不純
物濃度の低下によって、エミッタ抵抗が増大してしま
う。

【０００８】

【発明が解決しようとする課題】上記従来の技術では、
エミッタ層幅によってバイポーラトランジスタの特性が
異なる。このことは、サイズの異なる複数のトランジス
タをバイポーラ集積回路に構成する場合に問題となる。
一般に、高速化のために集積回路の内部回路部分にはエ
ミッタ層幅の小さいトランジスタが用いられる。Ｉ／Ｏ
バッファ領域にはこれよりエミッタ層幅が大きいトラン
ジスタが用いられる。この場合、たとえば内部回路のエ
ミッタ層幅の小さなトランジスタに適したエミッタ層の
形成条件で集積回路を製造すると、エミッタ層幅の大き
なトランジスタではエミッタ拡散深さが大きくなり過
ぎ、コレクタ・エミッタ間耐圧の低下を招く。

【０００９】さらにエミッタ層幅が０.４μｍ以下程度
まで、狭くなると、多結晶シリコンエミッタ電極への不
純物注入量を増すだけでは、十分な拡散深さで十分な不
純物濃度を持ったエミッタ層であって、低いエミッタ抵
抗を持つ半導体装置が、安定して実現できなくなる。こ
のため、バイポーラトランジスタをより高速化すること
が困難となる。

【００１０】上記問題点に鑑み、本発明の目的は、多結
晶シリコンエミッタ電極の不純物濃度を低下させず、エ
ミッタ層開口幅が０.８μｍ以下のバイポーラトランジ
スタでも十分な不純物濃度と接合深さを持ったエミッタ
層を形成できる半導体装置およびその製造方法を提供す
ることである。

【００１１】

【課題を解決するための手段】以上のような課題を解決
するために本発明の半導体装置は、第１導電型の半導体
基板の表面に、第２導電型の第１の半導体領域が形成さ
れ、前記第１の半導体領域の外に第２導電型の第２の半
導体領域が形成され、前記第１の半導体領域内に第１の
導電型の第３の半導体領域が形成され、前記第２の半導
体領域上に第２の導電型を有する第１の多結晶半導体層
が形成され、前記第１の多結晶半導体層の表面および側
面に絶縁膜が形成され、前記第３の半導体領域上に第１
の導電型の第２の多結晶半導体層が形成され、前記絶縁
膜と前記第２の多結晶半導体層の間に形成された第３の
多結晶半導体膜によって、前記第３の半導体領域が前記
第３の半導体領域周辺の全ての位置において、前記第１
の多結晶半導体層から一定の等しい距離となり、前記第
３の多結晶半導体層が前記第１の導電型を有している。

【００１２】また、本発明の半導体装置の製造方法で
は、半導体基板上に第１の多結晶半導体層を形成する工
程と、前記第１の多結晶半導体層の所定の領域をエッチ
ング除去し、前記半導体基板を露出させる工程と、前記
半導体基板が露出した表面と前記第１の多結晶半導体層
の側面に絶縁膜を形成する工程と、前記絶縁膜によって
規定される領域を通して、前記第１の多結晶半導体層中
の第１の不純物を前記半導体基板表面に導入し、第２の
半導体領域を形成する工程と、前記半導体基板の露出領
域に第２の不純物をドープして前記第１の半導体領域を
形成する工程と、前記半導体基板主面上に第３の多結晶
半導体層を形成する工程と、前記第３の多結晶半導体層
に第３の不純物を導入する工程と、前記第３の多結晶半
導体層を異方性エッチングし、サイドウォール膜を形成
する工程と、前記サイドウォール膜をマスクとして前記
絶縁膜をエッチングし第１の開口を設け、その周囲の全
ての位置において前記第１の多結晶半導体層から等しい
距離に第２の開口を形成する工程と、前記第２の開口上
に第２の多結晶半導体層を成長する工程と、前記第２の
多結晶半導体層に第３の不純物を導入する工程と、前記
サイドウォール膜中の前記第３の不純物と前記第２の多
結晶半導体層中の前記第３の不純物を前記第３の開口を
通して、前記第３の半導体領域を形成する工程を備えて
いる。

【００１３】

【作用】本発明によれば、多結晶シリコンサイドウォー
ル膜中へ拡散させることで形成される多結晶シリコンエ
ミッタ電極の不純物濃度を低下させることが無い。ま
た、多結晶シリコンサイドウォール膜中からもエミッタ
層形成に必要な不純物を供給できるため、エミッタ層開
口幅が０.８μｍ以下の微細なバイポーラトランジスタ
でも十分な不純物濃度と接合深さを持ったエミッタ層を
安定に形成できる。

【００１４】

【実施例】図１は本発明の一実施例の半導体装置の構成
を示す断面図である。なお、ここではｎｐｎ型トランジ
スタの場合について示す。

【００１５】図１に示すように、半導体基板６０は、ｐ
型のシリコン基板２１と、この中に形成したｎ型の埋め
込みコレクタ層２２と、これらの上に形成したコレクタ
となるｎ型のエピタキシャル層２３とから成る。

【００１６】シリコン基板２１は、比抵抗１０〔Ω・ｃ
ｍ〕程度である。また、埋め込みコレクタ層２２は、接
合深さが１〜２〔μｍ〕で、シート抵抗が５０〜１００
〔Ω／□〕である。さらに、エピタキシャル層２３は膜
厚が１〔μｍ〕で、比抵抗が０.５〔Ω・ｃｍ〕程度で
ある。

【００１７】また、エピタキシャル層２３の表面の真性
ベース形成領域およびこの真性ベース形成領域の周囲の
外部ベース形成領域を取り囲んで、膜厚が１〜１.５
〔μｍ〕の素子分離ＬＯＣＯＳ膜２４が形成されてい
る。

【００１８】また、素子分離ＬＯＣＯＳ膜２４上には、
ｐ型の多結晶シリコンベース引き出し電極２５が形成さ
れている。このｐ型の多結晶シリコンベース引き出し電
極２５は膜厚４００〔ｎｍ〕で、シート抵抗１００〔Ω
／□〕程度である。

【００１９】多結晶シリコンベース引き出し電極２５上
には酸化膜２６が形成されている。また、多結晶シリコ
ンベース引き出し電極２５および酸化膜２６の側壁には
サイドウォール酸化膜２７が形成されている。このサイ
ドウォール酸化膜２７の側壁にはｎ型のサイドウォール
多結晶シリコン膜２８（膜厚３００〔ｎｍ〕でシート抵
抗２００〔Ω／□〕程度）が形成されている。

【００２０】このサイドウォール多結晶シリコン膜２８
は膜厚が３００〔ｎｍ〕で、シート抵抗が２００〔Ω／
□〕程度）に形成されている。

【００２１】このサイドウォール酸化膜２７およびサイ
ドウォール多結晶シリコン膜２８を用いて、エミッタ引
き出し開口部は、その開口部周囲から多結晶シリコンベ
ース引き出し電極２５までの距離を等しい間隔（３５０
〔ｎｍ〕程度）となるように自己整合的に形成してい
る。

【００２２】また、ｐ型の外部ベース層２９は、多結晶
シリコンベース引き出し電極２５直下に形成されてい
る。外部ベース層２９は、接合深さが０.２〔μｍ〕程
度で、その表面濃度は１×１０²⁰〔ｃｍ^ー3〕以上の高濃
度である。

【００２３】また、第１の半導体領域となるｐ型の真性
ベース層３０は、半導体基板６０の表面、すなわちエミ
ッタ引き出し開口部内のエピタキシャル層２３の表面
に、ｐ型の不純物をイオン注入することで形成されてい
る。真性ベース層３０は、その深さが０.１〜０.２〔μ
ｍ〕程度で、その表面濃度３×１０¹⁹〔ｃｍ^ー3〕程度で
ある。

【００２４】また、エミッタ引き出し開口部上には、膜
厚３００〔ｎｍ〕程度のｎ型の多結晶シリコン膜で形成
したエミッタ電極３１が設けられている。このエミッタ
電極３１は、酸化膜２６およびサイドウォール酸化膜２
７を挟んで、多結晶シリコンベース引き出し電極２５と
電気的に分離されている。

【００２５】また、第２の半導体領域となるｎ型のエミ
ッタ層３２は、真性ベース層３０中に形成されている。
エミッタ層３２は、深さが０.０５〜０.１〔μｍ〕で、
表面濃度が３×１０²⁰〔ｃｍ^ー3〕程度ある。多結晶シリ
コンエミッタ電極３１およびサイドウォール多結晶シリ
コン膜２８からｎ型の不純物を導入して形成されてい
る。

【００２６】次に、図２〜図６を参照しながら、本発明
の一実施例の半導体装置の製造方法を説明する。なお、
図ではｎｐｎ型トランジスタの場合を示す。

【００２７】まず、図２に示すように、ｐ型のシリコン
基板２１の表面に、フォトリソグラフィにより所定領域
に窓を開けたレジスト（図示せず）を形成する。このレ
ジストをマスクにして、砒素またはアンチモンをイオン
注入する。イオン注入は、ドーズ量１〜２×１０¹⁵〔ｃ
ｍ^ー3〕で、加速エネルギー４０〜６０〔ｋｅＶ〕で行
う。ここでシリコン基板２１は、比抵抗が１０〔Ω・ｃ
ｍ〕程度で、面方位（１１１）である。

【００２８】その後、酸素ガス中でのプラズマアッシン
グによりレジストを除去する。この後、温度１２００
〔℃〕で３０分程度の熱処理を行う。これによって、接
合深さ１〜２〔μｍ〕で、シート抵抗５０〜１００〔Ω
／□〕程度のｎ型の埋め込みコレクタ層２２が形成され
る。そして、さらに、シリコン基板２１上に膜厚１〔μ
ｍ〕程度、比抵抗０.５〔Ω・ｃｍ〕程度のｎ型エピタ
キシャル層２３を形成する。エピタキシャル層２３は、
温度１０５０〔℃〕および８０〔Ｔｏｒｒ〕程度の条件
で、ジクロールシランとアルシンの混合ガスを用いて形
成される。このようにエピタキシャル層２３の膜厚を１
〔μｍ〕程度と薄くすることにより、コレクタ・エミッ
タ間耐圧を１０〔Ｖ〕と十分な値に維持しながら、キャ
リアのコレクタ走行時間を短くでき、トランジスタの高
速動作が可能となる。

【００２９】そして、エピタキシャル層２３上の全面に
膜厚１２０〔ｎｍ〕程度の窒化シリコン膜（図示せず）
を形成する。この後、フォトリソグラフィを用いて形成
したレジストパターン（図示せず）をマスクにしてドラ
イエッチングを行う。ドライエッチングは、フロン系お
よび臭素系の混合ガス中で行う。このドライエッチング
によって素子分離ＬＯＣＯＳ膜２４の形成領域の窒化シ
リコン膜を除去する。続いてレジストパターンをマスク
にして、ＳＦ₆ガスを用いたドライエッチングにより素
子分離ＬＯＣＯＳ膜２４の形成領域にあるエピタキシャ
ル層２３に溝（図示せず）を形成する。この溝の深さ
は、エピタキシャル層２３の膜厚の半分程度より若干大
きい深さ、ここでは０.６〔μｍ〕程度とした。その
後、酸素プラズマアッシングによりレジストパターンを
除去する。この後、８気圧程度の高圧のパイロ酸化を用
いて窒化シリコン膜をマスクとして、上記溝に選択的に
厚さ１.２〔μｍ〕程度の素子分離ＬＯＣＯＳ膜２４を
形成する。

【００３０】そして、リン酸液を用いて窒化シリコン膜
を除去する。この後、エピタキシャル層２３および素子
分離ＬＯＣＯＳ膜２４上に、多結晶シリコンベース引き
出し電極となる膜厚４００〔ｎｍ〕程度の多結晶シリコ
ン膜を形成する。多結晶シリコン膜は、シランガスを用
いた減圧ＣＶＤ法により形成する。続いて、この多結晶
シリコン膜上に、膜厚３００〔ｎｍ〕程度の酸化膜を形
成する。酸化膜は、ジクロールシランおよびＮ₂Ｏの混
合ガスを用いた減圧ＣＶＤ法により形成する。

【００３１】その後、後に形成する外部ベース層の不純
物拡散源となるボロンを酸化膜越しに多結晶シリコン膜
にイオン注入する。イオン注入は、ドーズ量１×１０¹⁶
〔ｃｍ^-2〕、加速エネルギー６０〔ｋｅＶ〕程度で行
う。この場合の注入条件は、酸化膜越しであっても、多
結晶シリコン膜に十分なボロンが注入でき、またイオン
注入時に多結晶シリコン膜を突き抜けてエピタキシャル
層２３に達することのないように設定されている。

【００３２】その後、酸化膜上に０.８〜１.０〔μｍ〕
幅の開口を有するレジストパターンを形成する。このレ
ジストパターンをマスクにして、ＣＨＦ₃，アンモニア
および酸素の混合ガス中で、ドライエッチングを行う。
ドライエッチングによって酸化膜をエッチング除去す
る。続いてＨＣｌおよびＨＢｒガスとの混合ガスで異方
性ドライエッチングを行う。これによって多結晶シリコ
ン膜をエッチング除去する。以上の工程から開口４０，
酸化膜２６および多結晶シリコンベース引き出し電極２
５を形成する。

【００３３】次に、レジストパターンを酸素プラズマア
ッシングで除去した後、温度１０００℃で３０分程度の
熱処理を行う。これにより、多結晶シリコンベース引き
出し電極２５中のボロンがエピタキシャル層２３中に導
入され、外部ベース層２９を形成する。また、この熱処
理により、多結晶シリコンベース引き出し電極２５の側
壁および開口４０に露出したエピタキシャル層２３の表
面には膜厚５０〔ｎｍ〕程度の酸化膜２７が形成され
る。

【００３４】なお、この実施例における多結晶シリコン
膜へのボロンのイオン注入の条件は、ドーズ量が１×１
０¹⁶〔ｃｍ^-2〕で、加速エネルギーが６０〔ｋｅＶ〕程
度である。この条件下でイオン注入を行うと、その接合
深さは０.２〔μｍ〕程度で、その表面濃度は１×１０
²⁰〔ｃｍ^-3〕以上と高濃度のｐ型の外部ベース層２９を
形成することができる。

【００３５】次に、図３に示すように、多結晶シリコン
ベース引き出し電極２５および酸化膜２６をマスクにし
てボロンをイオン注入する。ボロンは、酸化膜２７を通
して、開口４０内のエピタキシャル層２３中に導入され
る。このイオン注入条件は、たとえばイオンの加速エネ
ルギーが５０〔ｋｅＶ〕で、ドーズ量が１×１０¹⁴〔ｃ
ｍ^-2〕である。この後、温度９５０〔℃〕で３０分程度
の熱処理を行う。これによって、接合深さが０.１〜０.
２〔μｍ〕で、表面濃度が３×１０¹⁹〔ｃｍ^-3〕程度の
第１の半導体領域となるｐ型の真性ベース層３０が形成
される。

【００３６】次に、図４に示すように、シランガスを用
いて減圧ＣＶＤ法により、全面に膜厚３００〔ｎｍ〕程
度の多結晶シリコン膜４１を成長させる。続いてこの多
結晶シリコン膜４１に、ｎ型の不純物としてたとえば砒
素をイオン注入する。イオン注入条件は、たとえば加速
エネルギー６０〔ｋｅＶ〕、ドーズ量１×１０¹⁶〔ｃｍ
^ー2〕である。

【００３７】次に、図５に示すように、この多結晶シリ
コン膜４１をＨＣｌおよびＨＢｒの混合ガスを用いて異
方性エッチングする。このエッチングによってて、多結
晶シリコンベース引出し電極２５および酸化膜２６の側
壁の酸化膜２７上にｎ型のサイドウォール多結晶シリコ
ン膜２８が形成される。

【００３８】その後、このサイドウォール多結晶シリコ
ン膜２８をマスクにして、ＮＨ₄ＦおよびＨＦのエッチ
ング液中に浸し、所定の時間のウェットエッチングを行
う。これによって、自己整合的にエミッタ引き出し開口
部４２を形成する。この際、エミッタ引き出し開口部４
２の周囲はどの位置においても、多結晶シリコンベース
引き出し電極２５との間隔が３５０〔ｎｍ〕程度と等距
離となる。

【００３９】次に、図６に示すように、全面にシランガ
スを用いた減圧ＣＶＤ法により膜厚３００〔ｎｍ〕程度
の多結晶シリコン膜を形成する。この後、後の工程でエ
ミッタ電極を形成する領域以外を開口するためのレジス
トパターン（図示せず）を形成する。このレジストパタ
ーンをマスクに用いて、ＨＣｌおよびＨＢｒの混合ガス
で、選択的に多結晶シリコン膜をエッチングする。この
ようにして、多結晶シリコンエミッタ電極３１が形成さ
れる。そして、酸素プラズマアッシングによりレジスト
パターンを除去する。この後、エミッタ電極を形成する
領域を開口するようにレジストパターン（図示せず）を
形成する。このレジストパターンをマスクに用いて、選
択的にｎ型不純物である砒素を多結晶シリコンエミッタ
電極３１にイオン注入する。このイオン注入条件は、た
とえばドーズ量を１×１０¹⁶〔ｃｍ^-2〕程度で、加速エ
ネルギーを６０〔ｋｅＶ〕で行う。

【００４０】そして、アッシングによりレジストパター
ンを除去する。この後、温度９００〔℃〕で３０分程度
の熱処理を施す。これによって、サイドウォール多結晶
シリコン膜２８中の砒素は多結晶シリコンエミッタ電極
３１中に拡散する。拡散させた砒素は、直接多結晶シリ
コンエミッタ電極３１にイオン注入された砒素と共に真
性ベース層３０中に拡散され、ｎ型のエミッタ層３２を
形成する。なお、この実施例の条件では、エミッタ層３
２は深さ０.０５〜０.１〔μｍ〕で表面濃度３×１０²⁰
〔ｃｍ^-3〕程度となる。

【００４１】このような製造方法で形成されたバイポー
ラトランジスタと従来のバイポーラトランジスタについ
て、エミッタ層開口幅と電流増幅率、遮断周波数との関
係を図７に示す。この図において、５０、５２は本実施
例のバイポーラトランジスタ、５１、５３は従来のバイ
ポーラトランジスタの特性を表わす。

【００４２】図７から明らかなように、実施例のバイポ
ーラトランジスタはエミッタ層開口幅が小さくなっても
電流増幅率、遮断周波数の劣化は見られない。

【００４３】尚、上記実施例においてエミッタ層形成の
熱処理および多結晶シリコン膜４１中の不純物均一化の
熱処理は、ラピッド・サーマル・アニール（ＲＴＡ）法
を用いてもよい。

【００４４】尚、上記実施例はｎｐｎ型バイポーラトラ
ンジスタについて示したが、本発明は、ｐｎｐ型バイポ
ーラトランジスタについても適用できる。

【００４５】

【発明の効果】この発明の半導体装置およびその製造方
法によれば、エミッタ層と外部ベース層間距離を決定す
る多結晶シリコンサイドウォール膜からも、エミッタ層
形成に必要な不純物を供給できるため、エミッタ開口幅
が０.８μｍ以下の微細なバイポーラトランジスタでも
十分な不純物濃度と接合深さを持ったエミッタ層を安定
に形成できる。このため、エミッタ層幅の異なるバイポ
ーラトランジスタをそれぞれ電流増幅率、遮断周波数お
よびコレクタ・エミッタ間耐圧を劣化させることなく同
時に形成できるため、バイポーラ集積回路上で異なった
エミッタ層幅を有するトランジスタの使用が可能とな
る。さらに、トランジスタの特性を劣化させることなく
エミッタ層幅を０.４μｍ程度まで縮小できるため、バ
イポーラトランジスタを大幅に高速化できる。

【図面の簡単な説明】

【図１】本発明の一実施例の半導体装置の構成を示す断
面図

【図２】本発明の一実施例の半導体装置の製造方法を示
す工程順断面図

【図３】本発明の一実施例の半導体装置の製造方法を示
す工程順断面図

【図４】本発明の一実施例の半導体装置の製造方法を示
す工程順断面図

【図５】本発明の一実施例の半導体装置の製造方法を示
す工程順断面図

【図６】本発明の一実施例の半導体装置の製造方法を示
す工程順断面図

【図７】本発明の半導体装置の効果を示す図

【図８】従来の半導体装置を示す断面図

【図９】従来の半導体装置を示す断面図

【符号の説明】

２５ベース引き出し電極２８多結晶シリコンサイドウォール膜２９外部ベース層３０真性ベース層３１多結晶シリコンエミッタ電極３２エミッタ層６０半導体基板

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体基板の表面に、第２導
電型の第１の半導体領域が形成され、前記第１の半導体
領域の外に第２導電型の第２の半導体領域が形成され、
前記第１の半導体領域内に第１の導電型の第３の半導体
領域が形成され、前記第２の半導体領域上に第２の導電
型を有する第１の多結晶半導体層が形成され、前記第１
の多結晶半導体層の表面および側面に絶縁膜が形成さ
れ、前記第３の半導体領域上に第１の導電型の第２の多
結晶半導体層が形成され、前記絶縁膜と前記第２の多結
晶半導体層の間に形成された第３の多結晶半導体膜によ
って、前記第３の半導体領域が前記第３の半導体領域周
辺の全ての位置において、前記第１の多結晶半導体層か
ら一定の等しい距離となり、前記第３の多結晶半導体層
が前記第１の導電型を有していることを特徴とする半導
体装置。
【請求項２】第３の多結晶半導体層中の第１の導電型の
不純物濃度が第２の多結晶半導体中の前記第１の導電型
の不純物濃度以上であることを特徴とする請求項１記載
の半導体装置。
【請求項３】半導体基板上に第１の多結晶半導体層を形
成する工程と、前記第１の多結晶半導体層の所定の領域
をエッチング除去し、前記半導体基板を露出させる工程
と、前記半導体基板が露出した表面と前記第１の多結晶
半導体層の側面に絶縁膜を形成する工程と、前記絶縁膜
によって規定される領域を通して、前記第１の多結晶半
導体層中の第１の不純物を前記半導体基板表面に導入
し、第２の半導体領域を形成する工程と、前記半導体基
板の露出領域に第２の不純物をドープして前記第１の半
導体領域を形成する工程と、前記半導体基板主面上に第
３の多結晶半導体層を形成する工程と、前記第３の多結
晶半導体層に第３の不純物を導入する工程と、前記第３
の多結晶半導体層を異方性エッチングし、サイドウォー
ル膜を形成する工程と、前記サイドウォール膜をマスク
として前記絶縁膜をエッチングし第１の開口を設け、そ
の周囲の全ての位置において前記第１の多結晶半導体層
から等しい距離に第２の開口を形成する工程と、前記第
２の開口上に第２の多結晶半導体層を成長する工程と、
前記第２の多結晶半導体層に第３の不純物を導入する工
程と、前記サイドウォール膜中の前記第３の不純物と前
記第２の多結晶半導体層中の前記第３の不純物を前記第
３の開口を通して、前記第３の半導体領域を形成する工
程を備えたことを特徴とする半導体装置の製造方法。